基于NIOS II的多串口數據通信的實(shí)現

值得說(shuō)明的是，ts_clk輸入時(shí)鐘20．46 MHz即為NIOS IICPU的時(shí)鐘頻率，串口波特率為115 200 bps，可由該時(shí)鐘分頻得到。DSP6713的EMIF為輸入輸出雙向32位，在本設計中串口部分僅使用低16位，使用三態(tài)門(mén)來(lái)控制數據流向。三態(tài)門(mén)輸入輸出的使能信號是dsp給出的ce空間使能信號ce_6713。
串口輸入數據先由NIOS II CPU寫(xiě)入每個(gè)串口的輸入緩存，當滿(mǎn)足條件時(shí)由out_pio管腳向dsp發(fā)出中斷，用以告知其可以讀取相應串口的數據了，緩存的數據由dspread0傳遞至三態(tài)門(mén)tri_16.dsp讀取時(shí)三態(tài)門(mén)為dsp輸入方向，dsp的EMIF數據線(xiàn)evm_D隨即出現數據，配合EMIF地址線(xiàn)evm_A即可完成串口輸入數據向dsp傳遞；當dsp有數據要經(jīng)串口輸出時(shí)，數據由dsp的EMIF數據線(xiàn)evm_D輸入，dsp通過(guò)in_pio向NIOS II CPU發(fā)出中斷信號，請求發(fā)送數據。詳細的發(fā)送接收流程見(jiàn)下文。

2 軟件設計
NIOS II CPU的控制代碼部分分為主函數和各種中斷響應函數。在主函數里完成寄存器初始化、各串口數據輸出的任務(wù)。串口的中斷響應函數則主要完成數據的輸入任務(wù)。
為了便于FPGA和DSP之間的控制信息交換，每個(gè)串口設有地址固定的長(cháng)度各為32位(4字節)的輸入和輸出兩個(gè)控制寄存器。通過(guò)對各標志位的讀寫(xiě)操作即可實(shí)現系統對各串口的控制。串口的輸入控制寄存器定義見(jiàn)表2，輸出控制寄存器與之類(lèi)似。

由于用戶(hù)控制指令(包括信號處理板配置參數、輸出數據類(lèi)型控制等)與差分修正數據的數據長(cháng)度和數據持續性有很大區別，在常規數據傳輸方式之外對每個(gè)串口增設數據塊傳輸模式。數據塊傳輸模式可用于持續性大量數據的輸入，采用每個(gè)串口對兩塊RAM進(jìn)行乒乓讀寫(xiě)操作的來(lái)方案實(shí)現。是否采用數據塊傳輸模式由串口的控制寄存器中的第14位(P_flag)決定。對于非數據塊輸入模式中緩存大小需要根據常規數據最大長(cháng)度來(lái)設定，過(guò)小會(huì )導致部分數據丟失。當有數據需要輸出時(shí)，由DSP向NIOS II CPU的RAM寫(xiě)入各UART輸出控制寄存器的設定值，并通過(guò)GPIO向其發(fā)出中斷信號?？稍贜IOS II CPU的main函數中設置一個(gè)循環(huán)檢測是否有由DSP輸入的中斷信號，若有再檢測各UART的輸出控制寄存器。輸出流程圖如圖4所示。