對片上網(wǎng)絡(luò )低功耗的分析

摘要： 片上系統（SoC） 發(fā)展到片上網(wǎng)絡(luò )（NoC） , 能量消耗逐漸成為芯片設計的首要限制因素。通過(guò)建立CMOS 電路和網(wǎng)絡(luò )通訊2 個(gè)層面不同的功耗模型， 從集成電路不同的設計層次、片上網(wǎng)絡(luò )通訊功耗以及NoC 映射問(wèn)題等方面進(jìn)行NoC 的低功耗設計， 綜合分析NoC 的低功耗設計方法。

引言：隨著(zhù)單個(gè)芯片上集成的晶體管數量超過(guò)10 億數量級， 能量消耗已經(jīng)逐漸成為芯片設計的首要限制因素。集成電路的設計重點(diǎn)也從芯片的功能需求轉變?yōu)楣男枨?。NoC作為未來(lái)芯片設計的發(fā)展方向， 研究其功耗問(wèn)題意義重大?！　?/p>

1 功耗模型

　　1. 1 CMOS 邏輯電路的功耗模型

　　集成電路的功耗主要由動(dòng)態(tài)功耗、短路功耗、靜態(tài)功耗和漏電流功耗4 個(gè)方面組成 。

　?。?1） 動(dòng)態(tài)功耗是電路中的節點(diǎn)電容充放電行為產(chǎn)生的， 可以由以下表達式表述：

　　式中： Vdd為電源電壓； Ci 為被充放電的節點(diǎn)電容； i為節點(diǎn)活性因子（ 表示節點(diǎn)電容充放電的平均次數與開(kāi)關(guān)頻率的比值） ; f 為開(kāi)關(guān)頻率。

　?。?2） 短路功耗是在一定條件下電源到地產(chǎn)生的短路電流形成的， 其表達式為：

　　式中： k 由工藝和電壓決定； W 為晶體管的寬度； τ為輸入信號的上升/ 下降時(shí)間； f 為開(kāi)關(guān)頻率。

　?。?3） 靜態(tài)功耗是電路在穩定時(shí)所形成的功耗。

　?。?4） 漏電流功耗是指由亞閥值電流和反向偏壓電流造成的功耗。

　　以靜態(tài)CMOS 電路為主的集成電路中， 動(dòng)態(tài)功耗是整個(gè)電路功耗的主要組成部分， 其次為短路功耗， 而靜態(tài)功耗和漏電流功耗在大多數情況下可以忽略不計[ 23] 。

　　分析動(dòng)態(tài)功耗的構成公式可以得出降低電源電壓、減小電路節點(diǎn)電容和節點(diǎn)開(kāi)關(guān)活性等方法， 從而降低集成電路的功耗。

　　集成電路的動(dòng)態(tài)功耗與電源電壓的平方成正比關(guān)系， 因此， 降低電源電壓可以大幅度減少功耗。但一般電源電壓Vdd應不小于閥值電壓V t 的2~ 3 倍，如果電源電壓小到接近閥值電壓， 電路的延遲會(huì )明顯加大， 因此， 為了保證電路的性能， 可以采用適當低的閥值電壓V t 。但V t 也不能無(wú)限制的降低， 必須保持一定的噪聲裕度， 而且當V t 下降時(shí)， 漏電流造成的功耗也會(huì )相應增加。

　　從另一方面考慮動(dòng)態(tài)功耗是電路中節點(diǎn)電容的充放電行為產(chǎn)生的， 節點(diǎn)充放電的頻率是一個(gè)重要的參數， 而節點(diǎn)活性因子正是反映節點(diǎn)充放電的頻率的參數， 電路的有效電容是節點(diǎn)活性因子與節點(diǎn)電容的乘積。避免無(wú)用的充放電行為， 采用各種低活性的電路結構可以降低功耗。

　　1. 2 片上網(wǎng)絡(luò )通訊功耗模型：

　　Or io n 提出的功耗模型（ Pow er Model ），是首次提出的運用在網(wǎng)絡(luò )中的功耗模型。片上網(wǎng)絡(luò )（ NoC） 將網(wǎng)絡(luò )通信的原理引入到片上系統的設計中， 適用Pow er Model 功耗模型。片上網(wǎng)絡(luò )通訊功耗是指片上網(wǎng)絡(luò )的任意資源節點(diǎn)間的數據通訊所產(chǎn)生的功耗， 在Pow er Model 功耗模型中傳輸一個(gè)數據片（ f lit ） 的功耗用Eflit 表示。

　　　　式中： Ebuf 表示緩沖器的功耗； E ar b表示仲裁的功耗；E xb表示交叉開(kāi)關(guān)（ Crossbar） 的功耗； Ecn = Ebuf+ Earb+ Exb表示通訊節點(diǎn)內部的功耗； Elnk 表示通道（ link ）的功耗。假設H 表示數據片經(jīng)過(guò)的網(wǎng)絡(luò )跳數， 數據片（ f lit） 從資源節點(diǎn)Ri 傳輸到資源節點(diǎn)R j 的功耗：

　　當H = D 時(shí)， 此時(shí)的功耗為最低， 即：

　　這里的D 是源節點(diǎn)到目的節點(diǎn)采用最短路由算法所得的曼哈頓距離（ Manhattan Distance） 。

　　2 降低功耗的辦法：

　　2. 1 集成電路不同的設計層次：

　　文獻[ 5] 介紹了工藝級低功耗設計和優(yōu)化技術(shù)這一設計層次的低功耗方法。版圖級低功耗設計和優(yōu)化技術(shù)基于Elmore 模型， 優(yōu)化電路的主要功耗是互連線(xiàn)的功耗。布局布線(xiàn)技術(shù)從只考慮面積和延時(shí)的因素， 發(fā)展到通過(guò)加入來(lái)自設計前端的信號活動(dòng)信息以實(shí)現對功耗的優(yōu)化。門(mén)級低功耗設計和優(yōu)化技術(shù)包括時(shí)序調整、公因子提取、工藝映射、門(mén)尺寸優(yōu)化和路徑平衡等方法[ 67] 。文獻[ 6 ] 介紹的時(shí)序調整（ Ret iming） 方法通過(guò)插入新的寄存器或重新安排寄存器的位置， 達到減少門(mén)的翻轉頻率或減少通過(guò)流水線(xiàn)的最長(cháng)段延遲， 以此減少功耗。文獻[ 7] 利用公因子提取方法實(shí)現了多級電路的低功耗。工藝映射方法把翻轉率高的節點(diǎn)隱藏到負載電容小的門(mén)單元的內部， 從而降低功耗。門(mén)尺寸優(yōu)化方法是對非關(guān)鍵路徑的門(mén)縮小尺寸從而減小面積和功耗。路徑平衡方法通過(guò)避免多余的偽跳變從而節省功耗。RTL 結構級低功耗設計及優(yōu)化技術(shù)這一層次的低功耗方法包括邏輯綜合和優(yōu)化技術(shù)及并行設計（ Parallelism） 和流水線(xiàn)設計（ Pipeline） 技術(shù)。并行設計和流水線(xiàn)設計是通過(guò)增大面積來(lái)提升性能和減低功耗， 采用并行設計后， 電路面積每增長(cháng)n 倍， 電容增大n 倍， 對應的頻率和電壓下降n 倍， 因為功耗與電壓的平方成正比，所以功耗可以降低n2 倍。系統級低功耗設計和優(yōu)化技術(shù)這一層次的低功耗技術(shù)包括軟硬件劃分、存儲器優(yōu)化[ 8] 、指令級優(yōu)化、動(dòng)態(tài)功耗管理[ 9] 和總線(xiàn)低功耗設計等。

　　2. 2 片上網(wǎng)絡(luò )通訊方面：

　　2. 2. 1 內部緩沖器功耗：

　　發(fā)生競爭時(shí)， 需要內部緩存臨時(shí)儲存低優(yōu)先級的分組。在開(kāi)關(guān)結構電路中， 緩存通常用共享的靜態(tài)RAM 或者動(dòng)態(tài)RAM 儲存器實(shí)現。存儲器訪(fǎng)問(wèn)消耗的能量由輸入分組之間的競爭決定。目的地競爭是獨立于應用的， 不管是用何種開(kāi)關(guān)結構體系?；ミB線(xiàn)競爭依賴(lài)于開(kāi)關(guān)結構體系， 不同的體系拓撲會(huì )產(chǎn)生不同的競爭， 因此， 可以通過(guò)優(yōu)化拓撲結構設計改善儲存器訪(fǎng)問(wèn)的功耗。

　　2. 2. 2 通道的功耗：

　　假設有一個(gè)基于RailtoRail 結構的撥動(dòng)開(kāi)關(guān)，通道上的位能量Eln k可以通過(guò)以下公式計算：