基于電力網(wǎng)通信芯片的量產(chǎn)測試研究

DCAP在A(yíng)DC測試中對芯片數字輸出進(jìn)行采樣時(shí)需要一測試向量文件來(lái)控制其采樣時(shí)間，主要為了等待HLFG模塊穩定工作，以免DUT的輸入不正確導致ADC測試故障。
1．4 D／A測試方法
測試開(kāi)發(fā)時(shí)用程序編寫(xiě)生成一數字序列作為DAC測試時(shí)的輸入向量。按照測試方案該數字序列為2．5MHz采樣132kHz信號，8比特量化。 ATE按照此向量文件產(chǎn)生8位數字信號作為待測DAC的輸入，DUT的模擬輸出被ATE的模擬波形采樣模塊(HLFD)采樣。測試程序對HLFD采樣結果進(jìn)行FFT運算得到SNR參數，并由SNR的值判斷DUT是否通過(guò)DAC測試。其D／A功能測試原理如圖5所示。

2 程序調試及使用中的問(wèn)題及解決方法
2．1 ADC測試中的時(shí)鐘問(wèn)題
在現場(chǎng)調試ADC測試程序時(shí)，程序運行完畢發(fā)現SNR為負值，用ATE的System view發(fā)現DCAP已經(jīng)采樣得到數據，且其頻譜為一單頻點(diǎn)(正弦信號)。
原因分析：從DCAP中數據的頻譜來(lái)看，ADC輸入信號為正弦，且采樣得出了正弦序列。同時(shí)由于測試程序中是按132 kHz處的為信號來(lái)計算SNR的，所以可能的結果是計算程序的問(wèn)題，或者HLFG模塊產(chǎn)生的正弦信號不為132kHz。
使用示波器再次調試后發(fā)現，HLFG模塊的實(shí)際輸出頻率為205 kHz，而時(shí)鐘模塊的輸出時(shí)鐘為3．9MHz，并不是預期的2．5MHz。在重新確認時(shí)鐘模塊連接、程序配置后，時(shí)鐘恢復正常，ADC測試程序通過(guò)調試。
2．2 DAC測試的采樣問(wèn)題
DAC程序調試初期，ATE數字序列產(chǎn)生正確，DAC輸出132 kHz模擬信號，但HLFD模塊一直未能成功采樣，采樣結果全部為0。
通過(guò)查看手冊和與ADVANTEST的工程師溝通，發(fā)現有兩個(gè)問(wèn)題：
(1)ATE測試程序一般是順序執行，程序中是Pattern產(chǎn)生在前、HLFD采樣在后，所以當HLFD開(kāi)始采樣時(shí)，數字序列已經(jīng)不再產(chǎn)生，DAC也不會(huì )有輸出；
(2)HLFD模塊需要的采樣時(shí)間較長(cháng)，因為HLFD模塊的數據并不是直接采樣得到，而是反復采樣后，計算恢復得到。
針對這兩個(gè)問(wèn)題，對測試程序做出修改：程序中強制讓HLFD模塊與Pattern發(fā)送并行進(jìn)行，并將Pattern文件重復發(fā)送4次，以確保HLFD模塊能完成采樣。
修改后，HLFD模塊正確采樣，DAC測試程序通過(guò)調試。
2．3 四同測程序調試中的時(shí)鐘模塊問(wèn)題
在四同測時(shí)，當芯片1測試失敗，則其余芯片2、3、4的ADC、DAC測試均無(wú)法通過(guò)。
原因分析：如果芯片1測試失敗進(jìn)行錯誤處理時(shí)，ATE會(huì )給機械手(Handler)信息將芯片1分類(lèi)至故障芯片，并在后續的測試項目中不對芯片1給出電源或信號。對于A(yíng)TE而言，時(shí)鐘模塊的控制信號線(xiàn)與芯片的數字是無(wú)區別的，所以在芯片1測試失敗后，ATE斷開(kāi)對時(shí)鐘模塊的控制信號，則時(shí)鐘模塊工作異常并導致ADC、DAC測試故障。
此問(wèn)題有兩種解決方法：一是在程序中先測芯片2、3、4，再測芯片1。這樣的問(wèn)題是會(huì )把四同測的測試時(shí)間增加一倍，實(shí)際上成為了二同測。方法二是ATE上引出四組時(shí)鐘模擬控制信號，與進(jìn)行或，這樣只要有芯片還在進(jìn)行測試，該組控制信號就可實(shí)現對時(shí)鐘模塊的正確配置，且無(wú)需增加測試時(shí)間，只需在時(shí)鐘模塊上加一部分或門(mén)電路即可。
2．4 生產(chǎn)測試過(guò)程中DAC的采樣問(wèn)題
程序調試完成后正式投入使用，一直工作穩定，在測試到第三批芯片時(shí)，DAC測試項目出現大范圍的測試不通過(guò)?，F象是大部分芯片的SNR都略低于通過(guò)門(mén)限，現象穩定。
原因分析：考慮到前兩批芯片(約20 000片)一直測試正常，且此次測試未通過(guò)的芯片都是處于臨界不通過(guò)的狀態(tài)，所以初步猜想可能是在HLFD采樣時(shí)DUT尚未完全穩定工作。通過(guò)分析DAC測試程序，在pattern發(fā)生開(kāi)始后HLFD立即開(kāi)始采樣，可能此批芯片的穩定時(shí)間與前兩批有異，所以導致DAC測試失敗。在HLFD模塊采樣前加入10 ms延時(shí)保證DUT穩定工作，重新測試，故障問(wèn)題解決。

3 測試成本壓縮
成本的因素從頭至尾影響著(zhù)測試的開(kāi)發(fā)。在制定測試方案時(shí)就考慮到測試成本的降低，當CP測試良率很高，以至于CP測試費用大于失效芯片的封裝費用時(shí)，即可考慮取消CP測試，但在量產(chǎn)初期CP測試還起到給予晶圓廠(chǎng)信息反饋的目的。從芯片應用的反饋發(fā)現USER_ADC和USER _DAC幾乎從未被使用，所以經(jīng)過(guò)與系統集成商的溝通，在FT測試中取消了對USER_ADC和USER_DAC的測試，以降低測試成本。
進(jìn)一步降低測試成本的方法還有對SCAN的測試故障結果進(jìn)行分類(lèi)，如果pattern的某些部分從未出錯，在不影響測試結果的條件下，可考慮將部分pattern取消。

4 結論
隨著(zhù)集成電路的發(fā)展，芯片特征尺寸的降低與復雜度的提高對測試方法學(xué)產(chǎn)生了巨大影響，同時(shí)高速、數?；旌系内厔輰Ω咝阅蹵TE的需求帶來(lái)了成本壓力。本文首先討論了數?；旌闲酒某Ｓ脺y試方法，然后實(shí)現了基于愛(ài)德萬(wàn)T6575的測試開(kāi)發(fā)及調試，并最終保證了該電力網(wǎng)通信芯片的順利量產(chǎn)。本測試程序已在南通富士通封測廠(chǎng)實(shí)際測試出廠(chǎng)芯片逾百萬(wàn)片，保證了芯片品質(zhì)，達到了預期設計要求。