一種基于稀疏矩陣的多核并行擾碼方法

摘要：針對多核環(huán)境中高速無(wú)線(xiàn)信號的加擾、解擾，提出了一種基于稀疏矩陣的多核并行擾碼方法。首先對輸入信號進(jìn)行串／并轉換，并將各路信號分別送入對應的處理器核；考慮基于稀疏矩陣的并行擾碼生成器，在單個(gè)處理器核內，將其生成的偽隨機碼與輸入信號進(jìn)行模二加運算，得到單路信號的擾碼輸出；最后將多路并行的擾碼輸出變換為串行輸出。運算量分析結果表明，采用IEEE 802．11n中的擾碼生成多項式，與普通矩陣乘法實(shí)現的多核并行擾碼方法相比，基于稀疏矩陣的多核并行擾碼方法，其運算量降低了一個(gè)數量級。
關(guān)鍵詞：稀疏矩陣；多核；并行擾碼；運算量

0 引言
無(wú)線(xiàn)通信速率的不斷提高，要求無(wú)線(xiàn)通信設備的處理速度不斷提高。未來(lái)無(wú)線(xiàn)通信設備處理速度的提高不僅依賴(lài)于單處理器處理速度的提高，更主要是依賴(lài)于片上處理器核數量的增加。因而，多核處理器被廣泛應用在無(wú)線(xiàn)通信信號處理中。
加擾、解擾是無(wú)線(xiàn)通信信號處理中的重要環(huán)節。隨著(zhù)無(wú)線(xiàn)通信速率的提高，串行擾碼對硬件處理速度的要求越來(lái)越高。針對高速信號的加擾、解擾，串行擾碼不再適用。因此，文獻提出了矩陣法實(shí)現的并行擾碼方法，首先將串行的高速信號轉換為并行的低速信號，再利用擾碼生成器產(chǎn)生的多個(gè)并行相位，同時(shí)對輸入并行信號進(jìn)行擾碼處理。其中，擾碼生成器是基于線(xiàn)性反饋移位寄存器的狀態(tài)轉移矩陣實(shí)現的。文獻提出了用查表法實(shí)現的并行擾碼方法，并行擾碼的步驟與文獻一致，但其擾碼生成器是基于偽隨機序列存儲表實(shí)現的。與用矩陣法實(shí)現的并行擾碼方法相比，該方法的運算量小，存儲量大。文獻改進(jìn)了并行擾碼方法的FPGA結構，在該結構中，各路并行擾碼輸出的路徑時(shí)延均僅由一個(gè)D觸發(fā)器和一個(gè)異或門(mén)構成，該結構對高速信號處理具有很強的適應性。在文獻的基礎上，文獻進(jìn)一步改進(jìn)了并行擾碼的FPGA結構，
與文獻的結構相比，在保證輸出路徑時(shí)延不變的條件下，該結構減少了寄存器的使用數量。
針對多核環(huán)境中的高速無(wú)線(xiàn)信號，本文提出一種基于稀疏矩陣的多核并行擾碼方法。該方法應用稀疏矩陣的存儲及運算，產(chǎn)生了并行輸出的偽隨機碼，并實(shí)現了多核的并行加擾、解擾。

1 系統模型
基于稀疏矩陣的多核并行擾碼無(wú)線(xiàn)收發(fā)機通信鏈路如圖1所示。發(fā)射機對比特流b(i)進(jìn)行基于稀疏矩陣的多核并行加擾，具體步驟為：首先對輸入信號進(jìn)行串／并轉換，將N路信號分別送入對應序號的處理器核，在單個(gè)處理器核內，對輸入信號進(jìn)行加擾處理；然后將N路并行擾碼輸出經(jīng)過(guò)并／串轉換得到d(i)。d(i)經(jīng)過(guò)調制，產(chǎn)生發(fā)射信號s(t)。發(fā)射信號經(jīng)過(guò)無(wú)線(xiàn)信道到達接收機。接收機對接收信號r(t)進(jìn)行信道均衡，得到發(fā)射信號s(t)的估計值；然后解調得到比特流d(i)的估計值；最后經(jīng)過(guò)基于稀疏矩陣的多核并行解擾恢復出比特流b(i)的估計值。多核的并行解擾步驟與加擾步驟類(lèi)似，這里不再贅述。