聲納信號處理中UDP協(xié)議數據傳輸研究與設計

摘要：為了在聲納系統中通過(guò)以太網(wǎng)口進(jìn)行大批量、高速率的數據傳輸處理，在FPGA中硬件實(shí)現了嵌入式UDP協(xié)議棧，完成了架構設計、軟件仿真驗證及硬件實(shí)現。用FPGA硬件實(shí)現UDP協(xié)議棧，加速了網(wǎng)絡(luò )數據處理能力，使信號傳輸速率達到了80MB／s，實(shí)現了千兆級通信，很好地提高了聲納系統中數據傳輸速率和系統性能。同時(shí)，用FPGA硬件實(shí)現UDP協(xié)議，棧減小了PCB版圖面積和布局布線(xiàn)復雜度，提高了開(kāi)發(fā)效率，有效地降低了開(kāi)發(fā)成本。
關(guān)鍵詞：UDP協(xié)議；FPGA；數據傳輸；信號處理

0 引言
UDP協(xié)議是一個(gè)簡(jiǎn)單的面向數據報的傳輸層協(xié)議，提供不呵靠的傳輸層服務(wù)。它只負責將應用數據打包交給網(wǎng)絡(luò )層，但是不保證數據報能正確到達。UDP協(xié)議提供了一種最簡(jiǎn)單的基于數據包的、不可靠的傳輸機制。其特點(diǎn)是以數據包為最小傳輸單位，并且沒(méi)有任何流量控制機制，適合傳輸效率要求較高且對傳輸可靠性要求不高的情況。
現有XXX型號聲納系統需要實(shí)現Link口轉UDP格式數據傳輸，以滿(mǎn)足大批量、高速率的數據傳輸要求，現有的CPU和軟件協(xié)議棧無(wú)法滿(mǎn)足此要求。經(jīng)仔細研究，發(fā)現用FPGA硬件實(shí)現UDP協(xié)議棧，可以很好地提高數據傳輸速率，滿(mǎn)足該聲納系統的性能要求。本文實(shí)現了一種可配置、可重用的硬件UDP協(xié)議棧，完成了UDP協(xié)議的FPGA設計：設計了UDP發(fā)送端模塊，UDP接收端模塊以及Link端模塊等，同時(shí)對所設計系統進(jìn)行了驗證。經(jīng)過(guò)實(shí)際驗證，系統數據通信速率達到了80 MB／s，實(shí)現了千兆級以太網(wǎng)通信，很好地提高了聲納系統中數據傳輸速率和系統的性能，滿(mǎn)足了XXX型聲納系統對大批量、高速率數據傳輸的要求。并且，此方案減小了PCB版圖面積和布局布線(xiàn)復雜度，可以移植到任何其他的FPGA設計中，使開(kāi)發(fā)效率得到了極大的提高，有效地降低了開(kāi)發(fā)成本。

1 聲納系統信號處理中UDP協(xié)議的FPGA設計
1．1 UDP模塊設計
UDP包頭包括IP，端口號，UDP包長(cháng)度，CHECKSUM四個(gè)部分。并且UDP信息包的標題很短(標題即頭部)，只有8 B，其中，源端口(2 B)、目的端口(2 B)、長(cháng)度(2 B)、校驗碼(2 B)。這里設計的架構通過(guò)發(fā)送端對數據進(jìn)行打包，通過(guò)接收端進(jìn)行解包。
UDP協(xié)議的FPGA架構如圖1所示。

發(fā)送端(Tx)是頭信息生成模塊，從Link口發(fā)出的數據傳入發(fā)送模塊Tx內。然后，發(fā)送模塊Tx中的裸數據發(fā)送到數據緩沖區RAM中，經(jīng)由PartenGen模塊在數據前面添加首部，即為數據進(jìn)行傳輸層協(xié)議UDP打包。傳輸層協(xié)議打包好的數據傳輸到物理層模塊，通過(guò)物理層調節芯片傳送到以太網(wǎng)口。發(fā)送完成后，發(fā)送模塊恢復空閑狀態(tài)，等待下一次數據發(fā)送。在發(fā)送過(guò)程中，傳輸數據的IP地址是固定的。UDP發(fā)送過(guò)程沒(méi)
有可靠性的保證機制，只是進(jìn)行數據的打包傳輸。發(fā)送模塊結構圖如圖2所示。