架構創(chuàng )新持續提升FPGA的性能與功耗水準
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問(wèn)：UltraScale架構如何應對海量數據流挑戰?
本文引用地址：http://dyxdggzs.com/article/153123.htm湯立人：時(shí)鐘方面，UltraScale架構通過(guò)解決時(shí)鐘歪斜、大量總線(xiàn)布局以及系統功耗管理等相基礎問(wèn)題，實(shí)現高的新一代系統速率，有效應對海量數據流挑戰。憑借UltraScale類(lèi)似于ASIC的多區域時(shí)鐘功能，設計人員可以將系統級時(shí)鐘放置在最佳位置(幾乎可以是芯片上的任何位置)，使系統級時(shí)鐘歪斜大幅降低達50%。
● 布線(xiàn)方面，UltraScale互連架構與Vivado軟件工具進(jìn)行了協(xié)同優(yōu)化，在可編程邏輯布線(xiàn)方面取得了真正的突破。賽靈思將精力重點(diǎn)放在了解和滿(mǎn)足新一代應用對于海量數據流、多Gb智能包處理、多Tb吞吐量以及低時(shí)延方面的要求。通過(guò)分析我們得出一個(gè)結論，那就是在這些數據速率下，互連問(wèn)題已成為影響系統性能的頭號瓶頸。UltraScale布線(xiàn)架構從根本上消除了布線(xiàn)擁塞問(wèn)題。結論很簡(jiǎn)單：只要設計合適，布局布線(xiàn)就沒(méi)有問(wèn)題。
● 功耗方面，每代All Programmable邏輯器件系列都能顯著(zhù)降低系統級功耗，UltraScale架構正是建立在這一傳統優(yōu)勢之上。低功耗半導體工藝以及通過(guò)芯片與軟件技術(shù)實(shí)現的寬范圍靜態(tài)與動(dòng)態(tài)電源門(mén)控，可將系統總功耗降低至賽靈思的7系列FPGA(業(yè)界較低功耗的All Programmable器件)的一半。
問(wèn)：賽靈思的堆疊硅片互連技術(shù)(SSIT)帶給UltraScale 3D IC的附加優(yōu)勢是什么?
湯立人：Virtex® UltraScale和Kintex® UltraScale系列產(chǎn)品中的連接功能資源數量以及第二代FPGA與3D IC架構中的芯片間帶寬都實(shí)現了階梯式增長(cháng)。布線(xiàn)與帶寬以及最新3D IC寬存儲器優(yōu)化接口容量的大幅增加，能確保新一代應用以極高的器件利用率實(shí)現目標性能。
UltraScale時(shí)間表
問(wèn)：何時(shí)推出基于UltraScale架構的FPGA?
湯立人：支持UltraScale架構FPGA的Vivado設計套件早期評估beta版已于2013年1季度向客戶(hù)發(fā)布。首批UltraScale器件將于2013年4季度推出。
問(wèn)：16nm產(chǎn)品何時(shí)推出?
湯立人：隨著(zhù)臺積電加快開(kāi)發(fā)進(jìn)度，計劃將于2013年晚些時(shí)候提供16nm FinFET測試芯片，并在2014年推出首批產(chǎn)品。
問(wèn)：為什么賽靈思使用“UltraScale”，而不是沿用8系列命名規則?
湯立人：UltraScale架構代表了PLD行業(yè)的轉折點(diǎn)。采用新工藝節點(diǎn)制造的產(chǎn)品將延伸賽靈思的整體產(chǎn)品系列。對于PLD市場(chǎng)，系列編號的增加過(guò)去常常代表要向下一個(gè)技術(shù)節點(diǎn)遷移。UltraScale架構跨越多個(gè)技術(shù)節點(diǎn)?；赨ltraScale架構的器件與7系列器件將會(huì )并存。
問(wèn)：Artix、Kintex和Virtex產(chǎn)品名稱(chēng)會(huì )受到怎樣的影響?
湯立人：FPGA系列的名稱(chēng)將繼續在UltraScale或以后的技術(shù)中沿用。Artix®-7、Kintex-7和Virtex-7 FPGA系列的命名會(huì )保持不變。對于20nm和16nm工藝，相應的器件命名方式為KintexUltraScale和VirtexUltraScale。
開(kāi)發(fā)工具
問(wèn)：與Vivado設計套件進(jìn)行協(xié)同優(yōu)化的好處是什么?
湯立人：在引領(lǐng)28nm技術(shù)的四年中，賽靈思開(kāi)發(fā)出了新一代設計環(huán)境與工具套件，即Vivado設計套件。在20nm和16nm工藝技術(shù)方面，賽靈思繼續將FPGA、SoC和3D IC與新一代Vivado設計套件實(shí)現協(xié)同優(yōu)化。設計人員通過(guò)工具、器件和IP的同步構建與優(yōu)化，可在挖掘芯片最大價(jià)值和性能的同時(shí)縮短設計與實(shí)現流程。
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