基于SoPC的自感知運動(dòng)圖像采集系統設計

1 系統結構及工作原理
該系統選用的。FPGA芯片是Altera公司CycloneⅡ系列的EP2C35。該芯片具有35 000個(gè)邏輯單元、672個(gè)引腳、475個(gè)用戶(hù)自定義I／O接口、35個(gè)嵌入式乘法器和4個(gè)鎖相環(huán)。FPGA芯片外接美光公司型號為MT9M011的130萬(wàn)像素的CIS(CMOS圖像傳感器，分辨率為640×480時(shí)60幀／s)、Hynix公司的型號為HY57V641620HG的SDRAM(4 Banks×1 M×16 b)，以及用來(lái)圖像顯示驗證的液晶屏等。
系統工作過(guò)程如圖1所示。CIS經(jīng)過(guò)I2C配置模塊的初始化后，輸出行場(chǎng)同步信號、像素時(shí)鐘和圖像數據。再將采集的數據轉換成RGB信號，幀緩沖模塊(Frame Buffer)每次將相鄰兩幀圖像數據寫(xiě)入SDRAM，然后比較這兩幀圖像的差值，如果差值大于設定的閾值，就認為檢測到了外界場(chǎng)景的運動(dòng)，系統會(huì )自動(dòng)將捕獲的圖像輸出到SD卡進(jìn)行存儲。

2 系統模塊設計
2．1 采集模塊
2．1．1 CIS配置模塊
目前嵌入式采集系統大多仍采用模擬攝像頭，再經(jīng)過(guò)A／D轉換得到數字圖像信號。而相比較而言，CMOS圖像傳感器能夠直接輸出數字信號，而且其以體積小、功耗低、成本低的優(yōu)勢更適合應用在嵌入式應用領(lǐng)域，在該設計中采用130萬(wàn)像素的CMOS圖像傳感器，其輸出圖像品質(zhì)已相當接近CCD感應器。MT9M011芯片內部自帶時(shí)序發(fā)生器和ADC，使用時(shí)只需輸入一個(gè)時(shí)鐘信號(該設計采用25 MHz的時(shí)鐘信號)，圖像數據便按行有效信號(LINE VALID)、場(chǎng)有效信號(FRAME VAL-ID)和像素時(shí)鐘(Pixel clock)時(shí)序關(guān)系一同發(fā)出。
MT9M011上集成了I2C接口，其初始化由內部的I2C總線(xiàn)來(lái)配置，通過(guò)編寫(xiě)硬件描述語(yǔ)言來(lái)模擬I2C總線(xiàn)時(shí)序，從而配置各寄存器，其中，該設計需要配置的寄存器如表1所示。該模塊采用計數器建立一個(gè)狀態(tài)機，先寫(xiě)器件地址，再寫(xiě)寄存器地址，然后寫(xiě)數據。另外還提供每幀圖像的控制信號以及圖像的行計數器和列計數器，為后續處理作準備。
2．1．2 格式轉換模塊
MT9M011所輸出的圖像格式為Bayer格式，奇行由綠、紅像素交替構成，偶行由藍、綠像素交替構成。要想在顯示屏上顯示，必須將Bayer格式通過(guò)CFA插值濾波為RGB圖像數據。該模塊采用雙線(xiàn)性插值算法(BiIinear Interpolation)，與高階B-spline和Cubic-spline等插補函數算法相比，圖像的像質(zhì)相差不大。但Bilincar的算法要簡(jiǎn)單得多，不僅消耗的硬件資源相對要少，而且易于硬件實(shí)現。其算法原理是每個(gè)像素位置上缺少的彩色分量由3×3鄰域內具有相同顏色分量的像素平均值獲得。

設計中調用移位寄存器IP核，將間隔為640的3個(gè)數作為輸出，這樣同時(shí)取到三行同一列的三個(gè)數據，將這三個(gè)數據存入寄存器分別作兩次緩存延遲，從而得到3×3的鄰域數據，根據配置模塊提供的行列計數的最低位來(lái)判斷該鄰域中間點(diǎn)所在行和列的奇偶性，從而計算出不同的RGB值。至此，每點(diǎn)圖像數據量變?yōu)樵瓉?lái)的3倍。為了便于在液晶屏進(jìn)行圖像顯示的驗證和SDRAM的緩存，在該模塊將RGB數據進(jìn)行了抽樣處理，采用隔點(diǎn)隔行采樣使得每幀圖像分辨率降為320×240像素。
2．2 緩存模塊
考慮到系統需要緩存的數據量較大，在各種隨機存儲器件中，SDRAM器件價(jià)格低、容量大、速度也較快，非常適合用于圖像采集系統。但SDRAM的控制邏輯比較復雜，要求有一個(gè)專(zhuān)門(mén)的控制器。 緩存模塊是由Sdram控制器，三個(gè)FIFO以及分時(shí)切換電路組成。SDRAM控制器負責外部SDRAM的讀／寫(xiě)操作。三個(gè)FIFO中Write_FIFO用來(lái)數據輸入，Read_FIFO11和Read FIFO2用來(lái)數據輸出，容量均為512，位寬設為16 b?？紤]到SDRAM只有16 b的位寬，輸入的RGB信號分別只取各自的最高5位。
2．2．1 SDRAM控制器
SDRAM控制器是由命令生成狀態(tài)機和數據通道兩個(gè)模塊構成。系統的初始化、讀寫(xiě)和刷新的控制采用有限狀態(tài)機來(lái)實(shí)現。如圖2所示，其狀態(tài)轉移系統復位后由復位狀態(tài)(Reset)進(jìn)入初始化(Init)狀態(tài)。初始化包含初始化延時(shí)、初始化預充電、初始化刷新和初始化模式寄存器設置4個(gè)子狀態(tài)。初始化時(shí)將模式寄存器設置為長(cháng)度為“1”的突發(fā)讀寫(xiě)方式。設置完模式寄存器后，系統進(jìn)入空閑狀態(tài)。當3個(gè)FIFO半滿(mǎn)信號有效后。SDRAM控制器進(jìn)入行激活狀態(tài)，經(jīng)過(guò)兩個(gè)周期空操作(ActiveNOP)狀態(tài)后進(jìn)入讀或者寫(xiě)狀態(tài)。
讀數據過(guò)程由Read CAS狀態(tài)開(kāi)始，經(jīng)過(guò)CAS延時(shí)，進(jìn)入Read_Data狀態(tài)。突發(fā)計數器從Read_CAS態(tài)開(kāi)始計數，當計數到讀寫(xiě)請求的突發(fā)長(cháng)度時(shí)，狀態(tài)機進(jìn)入Read_Precharge狀態(tài)將打開(kāi)的行關(guān)閉。在圖像采集中，用突發(fā)方式存完一行后，下一次存取的將是不同的行。根據這一特點(diǎn)，在SDRAM控制器中進(jìn)行了優(yōu)化，在讀寫(xiě)操作完成后執行自動(dòng)預充電，將打開(kāi)的行關(guān)閉，將預充電的時(shí)間隱藏在數據訪(fǎng)問(wèn)中，從而提高了SDRAM訪(fǎng)問(wèn)的速度。寫(xiě)操作過(guò)程由Write_Data和Write_Precharge狀態(tài)組成。當激活一行完成后，進(jìn)入到Write_Data狀態(tài)，突發(fā)計數器對周期計數，計數到突發(fā)長(cháng)度時(shí)，狀態(tài)機進(jìn)入Write_Precharge狀態(tài)將打開(kāi)的行關(guān)閉。需要注意的是Read_Precharge和Write_Precharge后都需要兩個(gè)空操作才能再打開(kāi)新的一行。

由于圖像數據流的連續性，每隔65 μs就有一行數據輸入，因此在SDRAM控制器中沒(méi)有必要再設置刷新計數器，而是在響應圖像采集數據請求后將采集的一行數據存入SDRAM后對SDRAM進(jìn)行刷新。由于HY57V641620HG要求在65 ms內完成4 096次刷新，該設計驗證時(shí)按照每幀圖像(320×240)×(60幀／s)格式采集，需要在采集一行后完成[1／(60×240)／64]×4 096△4．4次刷新，因此需執行5次刷新操作。在Write_Precharge完成后，如果寫(xiě)操作是由FIFO半滿(mǎn)信號有效引起的，狀態(tài)機將進(jìn)入自動(dòng)刷新?tīng)顟B(tài)，完成5次刷新操作后回到Idle狀態(tài)。如圖3所示，數據通路模塊受OE信號的控制，使數據的進(jìn)出和相應的操作指令在時(shí)序上同步。OE為1時(shí)，數據可由DQ腳寫(xiě)入SDRAM，OE為0時(shí)，數據可從SDRAM的DQ讀出。