FPGA單芯片四核二乘二取二的安全系統

引 言
二乘二取二系統的兩套計算機系統各有兩個(gè)CPU，并且所有結構和配件完全相同。兩套系統之間采取雙機熱備份，大幅提高了系統可靠性，在一些領(lǐng)域得到了廣泛應用?；诙硕《蒎e結構的計算機聯(lián)鎖系統在國外已有成熟的應用，如K5B和E132，其良好的可靠性和安全性引起國內業(yè)界的廣泛關(guān)注。
系統可靠性冗余設計是提高系統可靠性的重要方法，但由于冗余會(huì )增加系統成本、體積和重量，因此必須合理地選擇冗余結構和數量。對價(jià)格昂貴、重量大、體積大的冗余部分，更應作合理考慮。由于二乘二取二硬件冗余技術(shù)是通過(guò)多個(gè)相同部件完成同一功能，在提高系統可靠性的同時(shí)也存在一些不足：
◆增加了系統的成本、結構、重量和所需空間；
◆在某些情況下硬件技術(shù)的應用受到限制；
◆對大型復雜系統均采用硬件冗余技術(shù)是不可能的。
以上不足將限制二乘二取二冗余技術(shù)的應用，Fusion和coreABC的組合為以上問(wèn)題提供了良好的解決方案。

1 二乘二取二系統
二乘二取二系統有4個(gè)CPU，兩個(gè)CPU組成一組。每?jì)蓚€(gè)CPU的輸出經(jīng)比較器表決輸出，兩個(gè)CPU和一個(gè)比較器表決系統組成一個(gè)子系統。兩個(gè)子系統具有完全相同的硬件結構，一個(gè)為主單元，一個(gè)作為備用單元。開(kāi)機后兩個(gè)子系統獨立同步工作，系統取工作單元的輸出為系統輸出。當兩個(gè)子系統均正常工作時(shí)，系統取主單元的輸出為系統輸出，若備用單元發(fā)生故障，系統輸出仍為主單元的輸出，備用單元進(jìn)入維修狀態(tài)。當主單元發(fā)生故障時(shí)，系統切換至備用單元，此時(shí)系統輸出為備用單元的輸出，主單元進(jìn)入維修狀態(tài)；一旦主單元維修完畢，可以正常工作時(shí)，則系統切換至主單元，取主單元的輸出為系統輸出。若主單元和備用單元均無(wú)法正常工作，則系統故障，系統無(wú)法繼續正常工作。除子系統故障時(shí)系統自動(dòng)切換外，系統還具有手動(dòng)切換的功能。由于兩個(gè)子系統具有完全相同的結構和進(jìn)行完全相同的工作，所以手動(dòng)切換不影響系統的正常工作。導致系統故障的因素有很多，根據不同的應用場(chǎng)合，需要針對不同的故障進(jìn)行檢測和維修。二乘二取二系統的工作示意圖如圖1所示。

2 系統的具體實(shí)現
在設計時(shí)，首先要考慮FPGA門(mén)電路的數量，以及嵌入4個(gè)軟核所要占用的門(mén)陣列資源。其次，要考慮其他硬件資源，比如時(shí)鐘、存儲器等。綜合各方面的考慮，本設計選擇Actel的Fusion StartKit數?；旌?a class="contentlabel" href="http://dyxdggzs.com/news/listbylabel/label/FPGA">FPGA實(shí)現二乘二取二系統。Fusion StartKit數?；旌?a class="contentlabel" href="http://dyxdggzs.com/news/listbylabel/label/FPGA">FPGA擁有600萬(wàn)門(mén)門(mén)陣列，片內集成了Flash存儲器、RAM、FIFO和模擬模塊；片外提供48 MHz的晶振；支持coreABC軟核的嵌入。
2．1 軟核的嵌入
coreABC是一種具有高可配置性的軟核，占用資源少，特別適于低端應用。它能夠掛載可編程高級外圍總線(xiàn)(APB)，支持APB總線(xiàn)下的外圍設備，通過(guò)coreAI直接控制ACM塊，還可配置8位、16位和32位APB接口?？梢酝ㄟ^(guò)APB總線(xiàn)控制coreAI核，進(jìn)行電壓、電流采集，以及模數轉換。圖2給出一種配置方案。coreABC可使用軟／硬代碼存儲方式，本設計采用硬代碼存儲方式。硬代碼存儲方式只需占用門(mén)陣列資源，而軟代碼存儲方式要占用Flash存儲口資源。由于FPGA片內集成了2個(gè)Flash存儲口，嵌入4個(gè)核時(shí)Flash存儲口資源不足。Actel coreABC的推出對實(shí)現可配置的小系統極具意義，它使用很少的系統資源就可搭建起完整的控制單元。

2．2 比較電路的實(shí)現
二取二CPU的比較電路采用冗余設計，它主要負責對coreABC軟核的總線(xiàn)信號進(jìn)行比較判決，保證系統正常運行，其電路圖如圖3所示。比較電路的工作原理為：片外寄存器分別從兩個(gè)CPU獲得總線(xiàn)數據信息，經(jīng)異或模塊OE1=A1+A2，OE2=B1+82進(jìn)行判斷，分別控制數據鎖存器輸出，并配合時(shí)鐘信號控制鎖存器同步輸出；從鎖存器輸出的數據經(jīng)或電路處理后形成比較結果，即DATA_OUT=D1+D2。若比較結果確認CPU此次運算一致，則系統正常輸出；若比較電路確認CPU運算有誤，則重新進(jìn)行運算。