基于0.13微米CMOS工藝下平臺式FPGA中可重構RAM模塊的一種設計方法
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存儲器模塊的存儲單元陣列采用的是256x64的結構，即每列為256個(gè)存儲單元，每行為64個(gè)存儲單元。讀操作過(guò)程中，由于我們能夠實(shí)現的最大位寬的存儲器結構為512x32，所以在預充電電路與靈敏放大器之間我們加入了一個(gè)2選1的選擇器，這樣進(jìn)入靈敏放大器的位線(xiàn)有32對，32個(gè)靈敏放大器是必需的。 32位數據從靈敏放大器輸出后就進(jìn)入輸出列選擇器，如圖5(a)所示，我們用到了五個(gè)二選一的選擇器，各由一位地址選擇，同時(shí)其工作狀態(tài)由配置信息控制，各選擇器的輸出按照配置信息或者提供相應結構的數據或者被置為高阻態(tài)。被選出的數據經(jīng)過(guò)輸出總線(xiàn)選擇開(kāi)關(guān)矩陣，最后到達數據總線(xiàn)。在寫(xiě)操作過(guò)程中，數據總線(xiàn)上的輸入數據首先進(jìn)入輸入總線(xiàn)選擇開(kāi)關(guān)矩陣（與輸出總線(xiàn)選擇開(kāi)關(guān)矩陣相似），然后進(jìn)入輸入列選擇器（與輸出列選擇器相似,圖5(b)所示），輸入列選擇器的輸出經(jīng)過(guò)緩沖器后(圖3.a中DW, DWN)被直接寫(xiě)入選中的存儲單元。本文引用地址：http://dyxdggzs.com/article/152168.htm
圖 3. 位線(xiàn)結 (a) 讀列選擇器 (b) 寫(xiě)列選擇器 圖4 .讀/寫(xiě)列選擇器
2.4 存儲器模塊的體系結構
圖5給出了存儲器模塊的總體結構[3]。每個(gè)存儲器模塊的存儲單元陣列被分為兩部分，分別為256x32，即每列256個(gè)存儲單元，每行32個(gè)存儲單元[6],[7]。A,B兩端口分別擁有獨自的行譯碼器，預充電電路，靈敏放大器，輸入/輸出列選擇器，輸入/輸出總線(xiàn)選擇開(kāi)關(guān)矩陣，時(shí)鐘產(chǎn)生器以及輸入輸出緩沖電路。預充電電路用于在讀操作前將耦合位線(xiàn)預充至某一相同電壓值。行譯碼器采用兩級譯碼，從而提高讀寫(xiě)操作速度。時(shí)鐘產(chǎn)生器用來(lái)產(chǎn)生內部時(shí)鐘以控制譯碼器，靈敏放大器，多路選擇器，預充電電路以及輸入輸出寄存器[3]。
3. 讀寫(xiě)操作仿真結果
關(guān)鍵路徑我們選擇位于位線(xiàn)結構頂端的存儲單元，對該存儲單元的讀寫(xiě)操作反映了最壞情況下的延時(shí)[4]。由于存儲器模塊可以配置為不同的結構，所以各種結構的關(guān)鍵路徑長(cháng)度并不相等，顯然512x32這種結構中數據經(jīng)過(guò)最少的選擇器，所以關(guān)鍵路徑最短，而16kx1結構的關(guān)鍵路徑最長(cháng)，因為數據要經(jīng)過(guò)最多的選擇器。我們對這兩種關(guān)鍵路徑做了重點(diǎn)仿真，這也足以反應存儲器模塊的性能。
我們用Synoposys的工具Nanosim針對各種讀寫(xiě)操作基于0.13微米CMOS工藝做了詳細的仿真。圖7給出了512x32 和16Kx1這兩種工作模式下的關(guān)鍵路徑上的讀取時(shí)間。時(shí)鐘上升沿到數據讀出有效之間的延時(shí)分別是1.4ns和2.5ns，讀取時(shí)間不同的原因在于對于不同的工作模式數據經(jīng)過(guò)的關(guān)鍵路徑的長(cháng)短不同，512x32模式下經(jīng)過(guò)的關(guān)鍵路徑最短，而16Kx1模式下關(guān)鍵路徑最長(cháng)，所以這兩種模式之間的各種模式下的讀取時(shí)間在1.4ns和2.5ns之間。
圖 6. 存儲器模塊體系結構 圖 7.存儲器讀取操作的仿真結果
4. 結論
本文介紹了基于0.13微米CMOS工藝下平臺式FPGA中可重構RAM模塊的一種設計方法。該RAM模塊是一個(gè)16Kb的高速低功耗可重構模塊，通過(guò)不同的配置信息，可以實(shí)現多種功能。重點(diǎn)介紹了一種用于可重構靜態(tài)存儲器的全新的存儲器單元電路結構以及實(shí)現該靜態(tài)存儲器各種重構功能的電路結構。仿真結果表明我們設計的該存儲器模塊能夠很好的實(shí)現各種重構功能，而且速度高，功耗較低。
本文作者創(chuàng )新觀(guān)點(diǎn)：本文所設計的存儲器采用了一種新穎的三端口存儲單元，同時(shí)在外圍電路采用了可配置的列選擇器，從而可以通過(guò)不同的配置信息把存儲器配置到多種工作模式，該存儲器具備了良好的可重構性能。
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