通過(guò)分布式處理提升處理器效率

在剛剛過(guò)去的數年內，我們見(jiàn)證了多處理系統日漸成為主流，事實(shí)上大多數現代個(gè)人計算的CPU均采用了對稱(chēng)多處理系統（SMP），其中，相同處理器的多個(gè)實(shí)現例程分擔運行在PC上的應用程序負荷。SMP目前已相當常見(jiàn)，但在嵌入式計算中，向多處理的轉移趨勢并不常見(jiàn)。然而，新的嵌入式設計技術(shù)為工程師提供了相當的自由度，能夠在數字子系統上智能化地分配處理功能。在本文中，研究了一個(gè)使用Cypress半導體公司PSoC 3和PSoC 5架構的分布式處理技術(shù)示例，該架構由一個(gè)主CPU（在本例中為8051或ARM Cortex M3）、一個(gè)DMA引擎、以及通用數字模塊（UDB）陣列構成。UDB可高效用作微處理器陣列。通過(guò)在這類(lèi)子系統上分配處理功能，減少計算復雜程度和處理負荷，工程師能夠提升整個(gè)系統的效率。

將處理功能分解到多個(gè)功能塊上具有很多優(yōu)點(diǎn)，最大的優(yōu)點(diǎn)是降低了實(shí)際功耗。通過(guò)降低CPU在處理MIPS方面的負荷，只計算簡(jiǎn)單的函數，如服務(wù)中斷，能夠以較低的頻率運行應用程序，這是因為，除了應用程序的所有函數外，CPU無(wú)需在不太復雜的函數上耗費指令周期。這樣，就能從兩個(gè)方面降低整個(gè)應用的功耗。第一個(gè)優(yōu)點(diǎn)顯而易見(jiàn)，降低CPU時(shí)鐘，隨著(zhù)時(shí)鐘速度的降低，實(shí)際功率呈線(xiàn)性下降。第二個(gè)優(yōu)點(diǎn)有些容易被忽視，但同樣重要，CPU具有的邏輯門(mén)約是UDB的10倍以上，通過(guò)將處理功能從主CPU卸載到微處理器上，可釋放大量用于完成處理功能的邏輯門(mén)，從而進(jìn)一步顯著(zhù)改善實(shí)際功耗。

除了顯著(zhù)降低應用程序的實(shí)際功耗外，分布式處理還具有另一項優(yōu)點(diǎn)，由于CPU從更平凡的處理負擔中解脫出來(lái)，能夠將其MIPS更多地用在可更好發(fā)揮CPU特性的功能上，用于具有更高計算強度的函數上，如乘除指令。

為了理解將處理功能分解在架構上的方式，我們將分析常見(jiàn)的嵌入式應用，如無(wú)刷直流電機控制。首先我們深入實(shí)質(zhì)，了解PSoC 3和PSoC 5數字子系統，以便理解其能力。

PSoC 3和PSoC 5器件公用平臺架構，這意味著(zhù)在兩個(gè)系列中，基本硬件是相同的。PSoC3和5平臺架構由四個(gè)主要功能塊構成，它們是：

CPU子系統：首先是CPU子系統，它包含主CPU（8051或Cortex M3）以及所有支撐IP，包括中斷控制器，調試硬件，以及DMA控制器。其他系統功能也包含在CPU子系統中，如計時(shí)，電源管理，以及系統存儲器。通過(guò)CPU與DMA引擎的結合，可為我們提供實(shí)現分布式處理功能所需的兩個(gè)關(guān)鍵部件。

數字子系統：數字子系統是PSoC 3和PSoC 5系列架構的另一重要部分，使用它，能夠實(shí)現分布式處理系統。PSoC 3和PSoC 5中的數字子系統主要由可靈活編程的通用數字模塊（UDB）陣列構成。正如從圖X中所見(jiàn)到的，UDB硬件包含數據路徑元素，它本質(zhì)上是8位微處理器，能夠執行標準的處理功能，如移位、加和比較。數據路徑元素（圖XX）還與PLD單元相結合，可用于實(shí)現定制的邏輯功能，甚至能夠查詢(xún)表以找出可用作參考的數據路徑元素。這些UDB可用于實(shí)現很多外圍標準功能，如PWM、定時(shí)器和SPI，它們也能用于實(shí)現定制的外圍功能。正因為這種靈活性，PSoC能夠實(shí)現分布式處理功能。

圖1