基于TMS320C6455的高速SRIO接口設計

4 C6455與FPGA等構建SRIO網(wǎng)絡(luò )

SRIO與微處理器總線(xiàn)類(lèi)似，它在硬件中完成存儲器和器件尋址以及分組處理，降低了用于I/O處理的開(kāi)銷(xiāo)，減小了延遲。一個(gè)運行于3.125 Gbps的4通道SRIO鏈路能在完全保持數據完整性的前提下提供25 Gbps的流量，保障了海量數據傳輸的實(shí)時(shí)性。
SRIO網(wǎng)絡(luò )建立在兩個(gè)“基本模塊”基礎之上：端點(diǎn)設備(Endpoint)和交換設備(Switch)。有兩種連接方式，一種是簡(jiǎn)單的端點(diǎn)到端點(diǎn)互聯(lián)，一種是端點(diǎn)到交換設備的互聯(lián)，端點(diǎn)設備負責收發(fā)數據包，交換設備負責在端口之間傳遞數據包，但不負責數據包的解釋。通過(guò)Switch交換，可以構建一個(gè) CPU，DSP以及FPGA不同平臺互聯(lián)互通的數據傳輸網(wǎng)，進(jìn)行共享式或分布式處理。圖8給出了SRIO網(wǎng)絡(luò )的構建模塊。

C6455具有很強的處理能力，但對于并行算法，采用FPGA可以達到更高的效率。本文以SRIO為橋接，設計了一個(gè)C6455和Xilinx Virtex-4 FPGA兩者相結合的處理平臺，C6455和Virtex-4都有豐富的接口，該平臺不但實(shí)現了C6455與Virtex-4之間的數據傳輸，還實(shí)現了 PCI、網(wǎng)絡(luò )MAC、USB等不同協(xié)議域之間建立數據流。結構如圖9所示。
SRIO系統由一塊主C6455管理，可加載另外2片C6455，也可建立SRIO到SRIO，PCI到SRIO，MAC到SRIO等數據流。 Xilinx公司根據最新的RapidIO v1.3規范設計了其端點(diǎn)IP解決方案，同時(shí)集成了PCIe，以太網(wǎng)MACs等IP核，PCIe的32/64位地址空間(基地址)可自動(dòng)映射至34/66 位SRIO地址空間(基地址)。PCIe應用程序通過(guò)內存或I/O讀寫(xiě)與C6455通信。這些事務(wù)均可通過(guò)流寫(xiě)入、原語(yǔ)和確認讀/寫(xiě)事務(wù) (SWRITEs, ATOMIC, NREADs, NWRITE/NWRITE_Rs)等I/O操作映射至SRIO空間。以實(shí)現從PCIe到SRIO或從SRIO向PCIe的轉換，從而在各個(gè)協(xié)議域之間建立數據流。

5 結 論

在C6455等高端DSP中，SRIO已逐漸成為主流數據互連方式之一。SRIO具有引腳少、I/O處理開(kāi)銷(xiāo)低、可達3.125Gbps高速率等優(yōu)勢， C6455間的SRIO通信設計和基于SRIO的加載技術(shù)提高了系統設計的靈活性，而基于DSP和FPGA的SRIO網(wǎng)絡(luò )設計降低了多處理器集成的難度，可方便進(jìn)行共享式或分布式處理，構成具備共享帶寬和強大處理能力的通用處理平臺，從而更好地解決“強大計算能力”和“快速數據傳輸”兩大挑戰。