并行接口的沒(méi)落與串行接口的崛起
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雖然并行接口在許多領(lǐng)域曾經(jīng)廣泛使用，但隨著(zhù)信號完整性要求的提高和傳輸速率的提升，許多并行接口逐步被高速串行接口（如 PCIe、SATA、以太網(wǎng)等）取代。然而，并行接口仍在一些嵌入式系統和專(zhuān)用場(chǎng)景中保留了優(yōu)勢，如 DDR 內存，仍然不可或缺。
本文引用地址：http://dyxdggzs.com/article/202412/465393.htm
一、并行接口的沒(méi)落
在計算機和電子設備的發(fā)展歷史中，并行接口曾一度占據主導地位。并行接口通過(guò)多條數據線(xiàn)同時(shí)傳輸多個(gè)比特位的數據，具備較高的帶寬性能。然而，隨著(zhù)技術(shù)的發(fā)展，并行接口逐漸被串行接口所取代。這一轉變的主要原因在于并行接口固有的一些缺陷：
信號干擾：并行接口需要多條信號線(xiàn)，這些線(xiàn)之間的電磁干擾會(huì )限制信號完整性，特別是在高頻率下。
布線(xiàn)復雜度：并行接口的信號線(xiàn)數量多，PCB布線(xiàn)復雜，容易增加成本和設計難度。
同步難度：在高頻情況下，保持所有信號線(xiàn)同步（即數據到達的時(shí)間一致）變得極具挑戰性。
常見(jiàn)的并行接口
以下是一些經(jīng)典的并行接口：
IDE (Integrated Drive Electronics)：用于連接硬盤(pán)和主板，后來(lái)被串行接口SATA取代。
PCI (Peripheral Component Interconnect)：并行的計算機總線(xiàn)標準，逐步被PCI Express（串行接口）替代。
Centronics：用于連接打印機，逐步被USB取代。
并行端口（Parallel Port）：主要用于外設連接，例如打印機和掃描儀，也已逐漸淘汰。
串行接口相對并行接口的優(yōu)勢
串行接口通過(guò)一條或少量幾條數據線(xiàn)傳輸數據，相較于并行接口，具有以下優(yōu)勢：
減少干擾：減少信號線(xiàn)數量降低了線(xiàn)間干擾，提高了信號完整性。
簡(jiǎn)化布線(xiàn)：減少引腳和PCB布線(xiàn)復雜性，降低了制造成本。
更高的頻率：串行接口的點(diǎn)對點(diǎn)傳輸設計允許更高的傳輸速率。
同步簡(jiǎn)化：在串行接口中，通常只需同步一條數據線(xiàn)和一條時(shí)鐘線(xiàn)（或者通過(guò)嵌入時(shí)鐘的方法實(shí)現同步）。
適應性強：串行接口可以支持更長(cháng)的傳輸距離，同時(shí)減少衰減。
二、串行接口的關(guān)鍵技術(shù)
串行接口的實(shí)現在芯片原理上涉及多個(gè)核心技術(shù)，包括數據的串/并轉換、異步和同步通信的處理、時(shí)鐘管理及恢復等。以下將詳細探討這些關(guān)鍵點(diǎn)：
1. 數據的串/并轉換
(1) 并行到串行轉換 (Parallel-to-Serial Conversion)
在串行接口中，數據通常由寬并行總線(xiàn)（如8位或16位）轉換為單比特流傳輸。關(guān)鍵步驟：
移位寄存器 (Shift Register)：
并行數據寫(xiě)入寄存器，時(shí)鐘信號控制每次移位一位，將數據按位輸出為串行流。
例如：8位數據
10110011在 8 個(gè)時(shí)鐘周期內輸出每一位。
串行到并行的過(guò)程比較好理解，實(shí)現方法也比較多，下圖只是實(shí)例幫助理解，具體一般都是用Verilog或者VHDL語(yǔ)言描述。
(2) 串行到并行轉換 (Serial-to-Parallel Conversion)
接收端需將串行數據重組為并行數據：
移位寄存器：
數據通過(guò)串行輸入端逐位移入寄存器。
當寄存器滿(mǎn)后（如8位），輸出并行數據給處理單元。
(3) 雙緩沖機制：
為提高吞吐量，通常采用雙緩沖機制，允許數據轉換和傳輸同時(shí)進(jìn)行。
2. 異步和同步通信
串行接口的關(guān)鍵在于如何保持數據收發(fā)雙方同步
(1) 異步通信 (Asynchronous Communication)
**定義：**數據傳輸中發(fā)送端和接收端的時(shí)鐘無(wú)直接關(guān)聯(lián)。
幀結構：
起始位 (Start Bit)：標志傳輸開(kāi)始。
數據位 (Data Bits)：實(shí)際傳輸的內容，通常為 8 位或其他配置值。
校驗位 (Parity Bit)：用于簡(jiǎn)單錯誤檢測。
停止位 (Stop Bit)：標志幀結束，提供接收端時(shí)間校準。
實(shí)現要點(diǎn)：
**波特率 (Baud Rate)：**發(fā)送端和接收端必須配置一致。
**采樣定時(shí)器：**接收端通過(guò)內部采樣時(shí)鐘檢測起始位并鎖定數據位。
(2) 同步通信 (Synchronous Communication)
**定義：**發(fā)送端和接收端共享同一個(gè)時(shí)鐘。
時(shí)鐘傳輸：
**獨立時(shí)鐘線(xiàn)：**如 SPI 協(xié)議，通過(guò)
SCLK提供同步時(shí)鐘信號。**嵌入時(shí)鐘：**如 Manchester 編碼，時(shí)鐘嵌入數據流中，接收端需恢復時(shí)鐘。
實(shí)現要點(diǎn)：
主設備控制時(shí)鐘，數據按時(shí)鐘邊沿采樣。
接收端無(wú)需校準波特率，減少時(shí)序偏移問(wèn)題。
3. 時(shí)鐘處理
(1) 同步時(shí)鐘的生成與分配
片上時(shí)鐘生成器 (Clock Generator)：通過(guò)晶振和鎖相環(huán) (PLL) 生成穩定時(shí)鐘信號。
分頻器：根據協(xié)議要求，生成合適頻率的通信時(shí)鐘。
(2) 異步時(shí)鐘的采樣與校準
采樣率：通常為波特率的 16 倍或更高，確保高精度采樣。
起始位檢測：利用采樣點(diǎn)檢測電平變化，以鎖定起始位位置。
4. 時(shí)鐘恢復
在某些協(xié)議中，接收端需從數據流中恢復時(shí)鐘信號。
(1) 從異步數據流恢復時(shí)鐘
邊沿檢測：通過(guò)檢測信號的上升沿或下降沿，重新生成采樣時(shí)鐘。
數字鎖相環(huán) (DPLL)：用于動(dòng)態(tài)調整時(shí)鐘頻率，以匹配發(fā)送端時(shí)鐘。
(2) 嵌入時(shí)鐘的提取
編碼機制：如 Manchester 編碼或 8b/10b 編碼，時(shí)鐘信號與數據流同時(shí)傳輸。
相位對齊：通過(guò)解碼模塊將時(shí)鐘從數據中提取并對齊。
三、常見(jiàn)的串行接口
串行接口按照速率可分為低速和高速接口：
低速串行接口
UART (Universal Asynchronous Receiver Transmitter)：
一種異步接口，常用于短距離通信。
應用：嵌入式設備、傳感器通信等。
I2C (Inter-Integrated Circuit)：
一種雙線(xiàn)的同步串行通信接口，適合主從架構。
應用：芯片間通信（如MCU和EEPROM之間）。
SPI (Serial Peripheral Interface)：
高速的全雙工同步通信協(xié)議，適合主從設備。
應用：外設通信，如顯示屏、傳感器。
USB (Universal Serial Bus)：
從USB 1.0到USB 4的演變提供了逐步提升的帶寬和兼容性。
應用：幾乎所有的外設連接。
SATA (Serial ATA)：
替代了并行ATA，用于硬盤(pán)連接。
特點(diǎn)：點(diǎn)對點(diǎn)連接，傳輸速率高。
PCIe (Peripheral Component Interconnect Express)：
串行接口，用于計算機內部高速設備互連，如顯卡和固態(tài)硬盤(pán)。
特點(diǎn)：支持多通道（x1、x4、x8等）并行。
Thunderbolt：
高速通用接口，支持數據、視頻和電源的復用。
應用：高性能設備連接。
MIPI DSI/CSI：
針對移動(dòng)設備的高速接口，用于顯示（DSI）和攝像頭（CSI）。
高速數據傳輸：每秒傳輸數 Gbps 或更高，需要優(yōu)化物理層和協(xié)議層設計。
差分信號：高速接口通常使用差分信號（如 PCIe 的 TX+/TX-），增強抗干擾能力并減少電磁輻射 (EMI)。
嵌入時(shí)鐘：時(shí)鐘和數據在同一信號中傳輸（如 PCIe 和 SATA），減少引腳數量，簡(jiǎn)化連接。并且有一系列優(yōu)化SI的手段。
多通道：支持多通道并行傳輸（如 PCIe 的 x1、x4、x8 通道配置）。
串行器/解串器 (SerDes)：
高速接口中，SerDes 是數據串行化和解串行化的核心模塊。解串器從接收的串行數據流中提取時(shí)鐘。
根據時(shí)鐘信號將串行數據重新轉換為并行數據。
并行數據經(jīng)并行總線(xiàn)輸入串行器。
使用高速移位寄存器將數據按位輸出，同時(shí)嵌入時(shí)鐘信號。
發(fā)送端：
接收端：
SerDes 的速率匹配：通常采用片上鎖相環(huán) (PLL) 精確控制數據傳輸速率。
嵌入時(shí)鐘：
在高速傳輸中，通過(guò)編碼技術(shù)（如 8b/10b 或 64b/66b 編碼）將時(shí)鐘信號嵌入數據流，簡(jiǎn)化布線(xiàn)并提高可靠性。
時(shí)鐘恢復：
接收端通過(guò)鎖相環(huán) (PLL) 或時(shí)鐘數據恢復 (CDR) 技術(shù)提取嵌入的時(shí)鐘信號。
相位對齊：利用數據的過(guò)零點(diǎn)調整時(shí)鐘相位，確保數據采樣正確。
雙端傳輸：高速接口采用差分對（如 PCIe 的 TX+/TX-），兩個(gè)信號電平相反，增強抗干擾能力。
優(yōu)點(diǎn)：
抵消電磁干擾 (EMI)。
提高信號完整性，尤其在高頻信號中減少串擾。
PCI（并行總線(xiàn)）：
使用共享時(shí)鐘信號，所有設備按總線(xiàn)仲裁機制輪流訪(fǎng)問(wèn)總線(xiàn)。
存在時(shí)鐘偏差和信號完整性問(wèn)題，限制了傳輸速率。
PCIe（點(diǎn)對點(diǎn)串行總線(xiàn)）：
物理層：SerDes 負責數據串行化和解串行化。
數據鏈路層：處理數據包分組和錯誤校驗。
事務(wù)層：支持高層協(xié)議（如內存讀寫(xiě)請求）。
點(diǎn)對點(diǎn)鏈路：每個(gè)設備有獨立的通信鏈路，消除總線(xiàn)仲裁延遲。
多通道配置：x1、x4、x8 等通道配置，多個(gè)通道可并行傳輸，提高帶寬。
分層架構：
架構：
由并行 ATA 演變而來(lái)，采用全雙工串行通信。
使用 8b/10b 編碼，嵌入時(shí)鐘，支持數據速率高達 6 Gbps（SATA 3.0）。
工作原理：
主機通過(guò) SerDes 發(fā)送串行數據流，存儲設備解碼后處理。
雙向鏈路實(shí)現讀寫(xiě)操作，同時(shí)保持高信號完整性。
低速到高速的演變：
從最早的 10 Mbps 發(fā)展到 10 Gbps、25 Gbps，甚至 400 Gbps。
關(guān)鍵技術(shù)：
物理層：使用差分對傳輸，支持長(cháng)距離傳輸。
編碼：如 PAM4 編碼，通過(guò)每個(gè)符號攜帶更多比特，提高帶寬利用率。
時(shí)鐘恢復：在接收端使用 CDR 技術(shù)精確提取時(shí)鐘。
發(fā)送端：
將并行數據以高頻率轉換為串行數據流。
嵌入時(shí)鐘，減少額外的時(shí)鐘線(xiàn)。
接收端：
從串行數據中恢復時(shí)鐘信號。
對串行數據解碼并重新組合成并行數據。
時(shí)序管理：
使用鎖相環(huán) (PLL) 控制高速信號的相位和頻率。
減少抖動(dòng) (Jitter)，確保數據完整性。
抖動(dòng) (Jitter)：時(shí)鐘或數據信號的隨機偏移。需優(yōu)化 PLL 和 SerDes 的設計以減少抖動(dòng)。
眼圖 (Eye Diagram)：用于分析信號質(zhì)量，良好的眼圖表示高信號完整性。
阻抗匹配：差分對的阻抗需匹配 PCB 走線(xiàn)設計，避免信號反射。
去均衡 (De-Emphasis)：在發(fā)送端對高頻成分增加衰減，減少長(cháng)距離傳輸中的信號失真。
無(wú)需獨立時(shí)鐘信號，噪聲干擾更少
高速串口通過(guò)編碼技術(shù)（如8b/10b編碼）將時(shí)鐘信息嵌入數據流中，而不需要單獨傳輸時(shí)鐘信號。數據流本身經(jīng)過(guò)加擾，避免了長(cháng)串相同的比特（如連續超過(guò)5個(gè)0或1），確保時(shí)鐘恢復的穩定性，同時(shí)消除了周期性變化，避免頻譜集中。這種設計通過(guò)數據沿變使用PLL恢復時(shí)鐘，進(jìn)而采集數據流。省去獨立時(shí)鐘的傳輸不僅顯著(zhù)降低了功耗，還減少了由時(shí)鐘信號引入的噪聲干擾。差分傳輸增強抗干擾能力
高速串口采用差分信號傳輸，當外界噪聲同時(shí)作用于兩條差分線(xiàn)時(shí)，接收端通過(guò)相減可以有效抵消干擾。差分設計對外界噪聲有很強的抵抗能力，確保數據傳輸的穩定性。無(wú)時(shí)鐘偏移問(wèn)題
由于高速串口不依賴(lài)同步時(shí)鐘，不存在時(shí)鐘與數據對齊的問(wèn)題。只需保證差分信號線(xiàn)的長(cháng)度匹配即可，這相對容易實(shí)現。差分信號的兩條線(xiàn)總是保持相反狀態(tài)且高度相關(guān)，即便發(fā)生延時(shí)變化，也可以通過(guò)簡(jiǎn)單的延時(shí)補償實(shí)現對齊。而在并行總線(xiàn)中，由于多根獨立信號線(xiàn)的無(wú)相關(guān)性，不同信號線(xiàn)的跳變時(shí)間容易受布線(xiàn)、阻抗和噪聲的影響，從而產(chǎn)生時(shí)鐘偏移問(wèn)題，導致數據傳輸錯誤。線(xiàn)少、干擾低
并行傳輸通常需要32或64條信號線(xiàn)，線(xiàn)間的電磁干擾顯著(zhù)，尤其在高頻下，可能導致數據篡改或誤碼。相比之下，串行傳輸僅需4條線(xiàn)（如Rx和Tx的兩對差分線(xiàn)）。差分信號在線(xiàn)路跳變時(shí)會(huì )產(chǎn)生相反的干擾，從而互相抵消，確?？傇肼曏呌诹?，避免內部噪聲問(wèn)題。并行總線(xiàn)延遲更低：DDR存儲器的一個(gè)核心需求是低延遲。串行總線(xiàn)需要經(jīng)過(guò)數據序列化和解序列化（SerDes）過(guò)程，這會(huì )引入額外的延遲，而DDR接口直接傳輸多條并行數據線(xiàn)，延遲更小，更適合需要實(shí)時(shí)響應的存儲訪(fǎng)問(wèn)。
內存帶寬與時(shí)延的平衡：DDR接口通過(guò)寬度（多條數據線(xiàn)并行傳輸）和頻率的結合來(lái)提供高帶寬，而串行接口在達到相同帶寬時(shí)會(huì )犧牲一些時(shí)延。
內存與控制器距離較短：DDR接口設計用于處理器和內存之間的短距離高帶寬通信。在這種場(chǎng)景下，并行總線(xiàn)可以通過(guò)多條線(xiàn)同時(shí)傳輸數據，高效地利用接口帶寬，而無(wú)需像串行總線(xiàn)那樣依賴(lài)高頻率來(lái)提升速率。
更高的帶寬擴展性：并行總線(xiàn)通過(guò)增加數據位寬（如64位、128位）簡(jiǎn)單直觀(guān)地擴展帶寬，而串行接口受限于單通道的速率提升，需要更復雜的設計。
節約SerDes資源：串行總線(xiàn)需要SerDes模塊來(lái)實(shí)現高速序列化和解序列化，這增加了成本、功耗和設計復雜性。而并行DDR接口無(wú)需額外的SerDes硬件，整體系統功耗更低。
控制信號復用困難：DDR接口中控制信號（如行列選通、地址信號等）和數據是分離的，適合并行總線(xiàn)的傳輸方式。而串行總線(xiàn)需要更復雜的協(xié)議和邏輯來(lái)處理這些信號，可能帶來(lái)額外的開(kāi)銷(xiāo)。
長(cháng)期成熟的生態(tài)系統：DDR技術(shù)經(jīng)過(guò)多年優(yōu)化，已經(jīng)形成了高度成熟的標準和廣泛的支持生態(tài)，包括芯片設計、PCB布線(xiàn)、信號完整性工具等。大規模切換到串行總線(xiàn)需要對整個(gè)生態(tài)進(jìn)行重構，成本高昂且技術(shù)風(fēng)險較大。
布線(xiàn)難度可控：盡管并行總線(xiàn)存在時(shí)鐘偏移問(wèn)題，但通過(guò)技術(shù)手段（如飛線(xiàn)對齊、信號校正等）可以有效解決。而串行總線(xiàn)的高速信號布線(xiàn)要求更高，可能反而在PCB設計中增加復雜度。
高速串行接口
四、串行接口的發(fā)展趨勢與技術(shù)挑戰
高速接口的實(shí)現（如 PCI、PCIe、SATA、以太網(wǎng)和 SERDES）涉及更復雜的技術(shù)，因為數據傳輸速率更高，通常達到數 Gbps 或更高。以下是這些高速接口的關(guān)鍵原理和實(shí)現方法：
1. 串行高速接口的核心特性
2. 高速接口的關(guān)鍵技術(shù)
(1) 串并轉換（SerDes）
(2) 時(shí)鐘嵌入與恢復
(3) 差分信號傳輸
3. 典型高速接口的實(shí)現
(1) PCI 到 PCIe
(2) SATA（串行ATA）
(3) 以太網(wǎng)（Ethernet）
4. SerDes 在高速接口中的角色
SerDes 是所有高速接口的核心，實(shí)現以下功能：
5. 信號完整性和高速設計
高速接口面臨的主要挑戰是信號完整性，設計中需重點(diǎn)考慮：
五、為什么并行接口線(xiàn)多，卻速率不如串行總線(xiàn)。
六、DDR接口為什么還保留并行，沒(méi)有演進(jìn)成串行總線(xiàn)？
DDR接口保持并行傳輸而沒(méi)有被串行總線(xiàn)替代，主要是因為其特定的應用需求和技術(shù)特點(diǎn)，使并行傳輸在這一場(chǎng)景中更具優(yōu)勢：
1. 延遲要求苛刻，串行傳輸不具備優(yōu)勢
2. 高帶寬需求與物理距離限制
3. 成本與功耗的平衡
4. 設計和兼容性考慮
5. 適用場(chǎng)景的差異
串行總線(xiàn)（如PCIe、SATA）通常用于長(cháng)距離、高速、點(diǎn)對點(diǎn)通信場(chǎng)景，而DDR接口的核心應用場(chǎng)景是短距離、低延遲的存儲訪(fǎng)問(wèn)。這兩種場(chǎng)景需求截然不同，導致串行總線(xiàn)的優(yōu)勢在DDR應用中并不顯著(zhù)。
雖然串行總線(xiàn)在許多領(lǐng)域表現優(yōu)異，但DDR接口之所以繼續采用并行架構，是因為它能更好地滿(mǎn)足內存訪(fǎng)問(wèn)對低延遲、高帶寬和成本控制的需求。同時(shí)，DDR技術(shù)已經(jīng)發(fā)展得非常成熟，切換到串行總線(xiàn)需要巨大的技術(shù)和生態(tài)變革，因此并行傳輸依然是DDR接口的最優(yōu)解。
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