FPGA上同步開(kāi)關(guān)噪聲的分析

　　隨著(zhù)PCB 疊層的增加，PCB 的引出過(guò)孔區域的長(cháng)度會(huì )明顯的增加，例如對于22 層的PCB疊層，這個(gè)區域的長(cháng)度大約3600um。

　　一般來(lái)說(shuō)，建議電源層和地層位于接近器件的位置，這樣可以有效的減少引出過(guò)孔區域對電源和地的串行電感的貢獻。

　　2. 信號對電源和地的比率

　　如果過(guò)多的信號共享一個(gè)返回通路，隨著(zhù)信號對電源和地的比率的減少，可以有效的減少互感性的串繞。

　　3. 封裝和芯片中的去耦電容

　　下圖顯示了電源網(wǎng)絡(luò )的頻域特性在不同電容作用下的仿真結果。初始的頻域仿真可以看到電源網(wǎng)絡(luò )阻抗在230Mhz 的頻點(diǎn)附近達到最大值。隨后的仿真顯示了ODC（On DieCapacitance）和OPD（On Package Decoupling）的效果。其中OPD 作用在低頻的范圍，ODC 作用在較高頻的范圍。

　　時(shí)域仿真顯示芯片內部電源的提高，這個(gè)結果也是符合實(shí)測的結果。

　　3. 封裝和芯片中的去耦電容

　　下圖顯示了電源網(wǎng)絡(luò )的頻域特性在不同電容作用下的仿真結果。初始的頻域仿真可以看到電源網(wǎng)絡(luò )阻抗在230Mhz 的頻點(diǎn)附近達到最大值。隨后的仿真顯示了ODC（On DieCapacitance）和OPD（On Package Decoupling）的效果。其中OPD 作用在低頻的范圍，ODC 作用在較高頻的范圍。

　　時(shí)域仿真顯示芯片內部電源的提高，這個(gè)結果也是符合實(shí)測的結果。

　　可能的解決方法

　　1．可編程的電流強度

　　可以設置輸出管腳的驅動(dòng)電流強度值, 使用較小的電流值,會(huì )相應的降低SSN 噪聲。這個(gè)方法要在保證信號完整性質(zhì)量的情況的條件下使用。

　　2．可編程的信號斜率

　　Stratix IV的輸出驅動(dòng)可以可編程的輸出斜率控制，這樣可以配置低的噪聲或者高速的性能。更快的斜率提供高速的翻轉滿(mǎn)足高性能的系統要求。慢的斜率有助于減少系統噪聲，但是增加了一定的上升沿和下降沿的延遲。每一個(gè)輸出管腳都有獨立的邊沿控制允許針對每一個(gè)輸出定制斜率。

　　3. 可編程輸出延遲

　　Stratix IV 器件在每一個(gè)單端輸出驅動(dòng)器也支持輸出延遲。輸出延遲鏈獨立的控制每一個(gè)輸出驅動(dòng)器的上升沿和下降沿延遲?？梢詫⑼粋€(gè)時(shí)鐘沿翻轉的管腳分成幾組不同的延遲輸出，有助于減少同步切換噪聲。這個(gè)方法是在使用時(shí)序的余量來(lái)優(yōu)化噪聲。

　　4．合理的端接

　　合理的端接有利于減少反射，從而減少串擾的影響。Stratix IV器件的動(dòng)態(tài)串行和并行端接可以提供阻抗匹配和端接能力。片內端接提供了比片外端接更好的信號質(zhì)量，減少了寄生參數，同時(shí)減少板的面積也降低了成本。

　　5．軟地和軟電源

　　另外,未用的輸入輸出管腳散布在翻轉的管腳之間,未用的管腳的狀態(tài)會(huì )影響整體的SSN性能。把這些未用的管腳在單板上連接到平面或者電源平面有助于減少SSN 噪聲。這種未用管腳的設計一般稱(chēng)為軟地。