怎樣在FPGA中處理開(kāi)關(guān)控制信號

本系統設計利用FPGA間接控制2塊MAX4312選通所需要的視頻通道，實(shí)現各個(gè)視頻通道間相互切換。根據開(kāi)關(guān)控制信號的設計思想在FPGA中對撥動(dòng)開(kāi)關(guān)輸入信號做去抖動(dòng)處理，然后對不同的開(kāi)關(guān)操作進(jìn)行編碼，最后將信號送給DSP進(jìn)行處理。

l 系統總體結構
系統總體結構如圖1所示。在1臺工業(yè)織布機上安裝了16個(gè)CCD圖像傳感器對布匹進(jìn)行圖像監控，通過(guò)2片MAX4312選擇16路圖像視頻信號中的一路，經(jīng)可編程視頻輸入器件SAA7111處理后從VP0輸出數字圖像信號。同時(shí)SAA7111輸出相應的行、場(chǎng)同步信號HS，VS以及與HS鎖定的時(shí)鐘信號LLC、LLC2，利用這些信號在EP3C25F324C8中對圖像進(jìn)行預處理。然后將處理后的圖像通過(guò)PPI口送給BF561中進(jìn)行算法處理，最后將處理結果送給報警和狀態(tài)指示裝置，實(shí)現織布機告警功能。為了使圖像監控更方便，該系統設計增添了電平撥動(dòng)開(kāi)關(guān)和脈沖撥動(dòng)開(kāi)關(guān)。電平開(kāi)關(guān)使輸入圖像停止切換，固定于其中一路視頻輸人圖像。脈沖開(kāi)關(guān)可以左右撥動(dòng)，每次向左或向右撥動(dòng)都會(huì )產(chǎn)生一個(gè)很短的上升沿脈沖，同時(shí)圖像向前或向后進(jìn)行切換，實(shí)現手動(dòng)選擇視頻輸入通道的功能。

2 軟件模塊設計
2．1 開(kāi)關(guān)控制信號
實(shí)際工程中，BF56l連接在FPGA上的PF引腳比較少。為了節約資源，只通過(guò)BF561中的BF9來(lái)識別2個(gè)撥動(dòng)開(kāi)關(guān)的動(dòng)作。因此首先需要將2個(gè)撥動(dòng)開(kāi)關(guān)輸入信號在FPGA中進(jìn)行處理整合，得到合適的信號。
本系統開(kāi)關(guān)控制信號的設計思想：由于設計這個(gè)信號的目的是識別開(kāi)關(guān)控制動(dòng)作。因此，只要任何一個(gè)開(kāi)關(guān)發(fā)生了動(dòng)作就需要產(chǎn)生一個(gè)脈沖。如果只有脈沖信號就只能知道開(kāi)關(guān)發(fā)生了動(dòng)作，而不知道是哪個(gè)開(kāi)關(guān)發(fā)生了什么動(dòng)作。所以，要識別具體是哪個(gè)開(kāi)關(guān)發(fā)生了什么動(dòng)作就必須配合雙口RAM中的數據進(jìn)行解碼。該系統設計的脈沖持續時(shí)間對BF561來(lái)說(shuō)并不重要，只要BF561能識別這個(gè)脈沖即可。由于系統中的2個(gè)撥動(dòng)開(kāi)關(guān)，一個(gè)是電平撥動(dòng)開(kāi)關(guān)，另一個(gè)是脈沖撥動(dòng)開(kāi)關(guān)，因此，只要根據電平撥動(dòng)開(kāi)關(guān)的動(dòng)作制作相應的脈沖信號，再用這個(gè)信號與脈沖撥動(dòng)開(kāi)關(guān)產(chǎn)生的原始信號邏輯相與，就能得到所需要的目的信號。

由于撥動(dòng)開(kāi)關(guān)是機械觸點(diǎn)，當其斷開(kāi)、閉合時(shí)會(huì )有相應的前沿、后沿抖動(dòng)，為了使每次動(dòng)作都只做一次響應，就必須對原始開(kāi)關(guān)信號做去抖動(dòng)處理。抖動(dòng)信號可以分為2種：一種是時(shí)間很短的干擾信號，如高頻毛刺；另一種是時(shí)間較長(cháng)的干擾信號，如開(kāi)關(guān)抖動(dòng)。這里的撥動(dòng)開(kāi)關(guān)都是人為操作，因此每次觸發(fā)的時(shí)間都不會(huì )很短，一般小于10 Hz。根據上述分析開(kāi)關(guān)抖動(dòng)信號屬于后一種。因此在每次開(kāi)關(guān)操作后，對其產(chǎn)生的信號進(jìn)行連續采樣，如果每次采樣都是低電平或者都是高電平，就認為此信號不是抖動(dòng)，確實(shí)開(kāi)關(guān)狀態(tài)發(fā)生了變化。整個(gè)設計過(guò)程使用Verilog硬件描述語(yǔ)言編寫(xiě)，然后在QuartusⅡ平臺上編譯，并采用SignalTapⅡLogic Arlalvzer對信號采樣分析，調試通過(guò)后連同其他程序一起燒寫(xiě)進(jìn)FPGA的配置器件EPCSl6中。圖2～圖4分別是各個(gè)開(kāi)關(guān)動(dòng)作去抖動(dòng)前和去抖動(dòng)后的實(shí)時(shí)信號采樣圖。去抖動(dòng)模塊中的部分代碼如下：