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怎樣在FPGA中處理開(kāi)關(guān)控制信號

作者： 時(shí)間：2010-12-10 來(lái)源：網(wǎng)絡(luò ) 收藏

其中，clk為13．5 MHz頻率的時(shí)鐘信號，clk_cnt為采樣時(shí)間間隔計數器，當clk_cnt為135 000時(shí)采樣1次，即每隔10 ms采樣1次。寄存器shuru_temp存儲前一次開(kāi)關(guān)信號狀態(tài)，shum存儲當前開(kāi)關(guān)信號狀態(tài)。如果shuru_temp的值等于shtlm的值，則計數器test_cnt自動(dòng)加l。如果連續4次采樣值相等，即test_cnt=4時(shí)去抖動(dòng)輸出才隨輸入變化。
用電平撥動(dòng)開(kāi)關(guān)信號作為輸入，制作了一個(gè)脈沖信號用于識別開(kāi)關(guān)動(dòng)作，其代碼如下：

代碼中寄存器level_contrl_TEMP存儲level_contrl延時(shí)256個(gè)時(shí)鐘周期后的信號，然后用level_eontrl_TEMP中存儲的信號與level_co-ntrl的值相異或產(chǎn)生所需要的脈沖信號。
調試中發(fā)現，去抖動(dòng)后的信號經(jīng)?；煊谐掷m時(shí)間很短的高頻脈沖干擾信號，因此設計中使用兩級D觸發(fā)器延時(shí)來(lái)徹底消除高頻脈沖干擾，其程序代碼如下：

2．2 雙口RAM及開(kāi)關(guān)信號編碼設計
雙口RAM分為真、假2種雙口。真雙口2個(gè)端口都可以讀寫(xiě)，互不干擾。本次設計根據實(shí)際需要，添加的RAM模塊一端只讀，另一端只寫(xiě)，讀寫(xiě)互不干擾。根據上述分析可知，開(kāi)關(guān)控制信號只能知道有開(kāi)關(guān)控制動(dòng)作發(fā)生，但是不能識別具體哪個(gè)開(kāi)關(guān)發(fā)生了動(dòng)作。因此，設計中首先利用MegaWizardPlug_In Manager中的宏功能塊RAM：2_PORT產(chǎn)生1個(gè)雙口RAM存儲塊，然后對這個(gè)宏功能模塊的參數進(jìn)行適當調整，產(chǎn)生一個(gè)滿(mǎn)足自己特定要求的模塊，如圖5所示。

本文引用地址：http://dyxdggzs.com/article/151262.htm

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