基于FPGA的雷達數字脈沖壓縮技術(shù)

脈沖壓縮技術(shù)是指對雷達發(fā)射的寬脈沖信號進(jìn)行調制(如線(xiàn)性調頻、非線(xiàn)性調頻、相位編碼)，并在接收端對回波寬脈沖信號進(jìn)行脈沖壓縮處理后得到窄脈沖的實(shí)現過(guò)程。脈沖壓縮有效地解決了雷達作用距離與距離分辨率之間的矛盾，可以在保證雷達在一定作用距離下提高距離分辨率。
　　
線(xiàn)性調頻信號的脈沖壓縮
　　
脈沖壓縮的過(guò)程是通過(guò)對接收信號s(t)與匹配濾波器的脈沖響應h(t)求卷積的方法實(shí)現的。而處理數字信號時(shí)，脈壓過(guò)程是通過(guò)對回波序列s(n)與匹配濾波器的脈沖響應序列h(n)求卷積來(lái)實(shí)現的。匹配濾波器的輸出為：

　　 　?。?）
　　
依據式（1）的實(shí)現方法叫做時(shí)域相關(guān)法。根據傅里葉變換理論，時(shí)域卷積等效于頻域相乘，因此，式（1）可以采用快速傅里葉變換（FFT）及反變換(IFFT)在頻域內實(shí)現，稱(chēng)為頻域快速卷積法。
　　
用頻域方法實(shí)現數字脈壓，其基本原理是先對外部采樣信號進(jìn)行快速傅里葉變換(FFT)以求得回波信號頻譜S(w)，再將S(w)與匹配濾波器頻譜H(w)進(jìn)行乘積運算，最后對乘積結果進(jìn)行快速傅里葉逆變換(IFFT)得到脈壓結果Y(n)，用公式表示為

　　　?。?）
　　
頻域快速卷積法的原理如圖1所示，存儲器中存儲的是匹配濾波器傳遞函數H(k)。

　　圖1 頻域脈沖壓縮原理框圖

　　
依據匹配濾波理論，數字匹配濾波器的脈沖響應h(n)及傳遞函數H(k)為
　　h(n)＝s1(-n)，H(k)=s1(k) （3）
　　
其中， s(n)為雷達發(fā)射信號序列；S(k)為信號序列頻譜。
　　
數字脈沖壓縮系統
　　
1 系統構成和硬件設計
　　
本系統是單脈沖雷達信號處理機的一部分，由于單脈沖雷達所需要處理的距離、方位/俯仰兩路信號來(lái)自同一發(fā)射信號源的目標反射回波，要求對兩路信號進(jìn)行同時(shí)、同頻ADC采樣和完全相同算法的脈沖壓縮處理。針對這一特點(diǎn)，雷達數字脈沖壓縮系統將相同的脈沖壓縮處理功能移至兩片FPGA芯片內。由于對雷達體積、重量、功耗等指標有特殊要求，本系統采用二個(gè)通道的脈沖壓縮處理硬件結構，即方位和俯仰兩路信號分時(shí)共用一個(gè)脈沖壓縮通道。雷達信號處理分系統硬件結構如圖2所示。

　　圖2 雷達信號處理分機硬件結構圖

　　
系統中，數據采樣后分為和路和差路（包括航向差和俯仰差）兩組數據，分別輸入兩片FPGA單獨進(jìn)行脈沖壓縮計算，脈沖壓縮后再送入后端的DSP做譜分析，以確定目標的距離、速度、方位等情況。由框圖中我們看到，FPGA不僅要對數據做脈沖壓縮計算，還承擔了對輸入數據處理和讀寫(xiě)狀態(tài)寄存器的任務(wù)。狀態(tài)寄存器存儲了脈沖壓縮計算的控制參數，由后端的DSP根據分析的結果對其做相應的控制。
　　
2 軟件設計
　　
根據位內運算結構的特點(diǎn)，針對芯片內嵌的塊RAM資源豐富的優(yōu)勢，脈沖壓縮系統采用兩片存儲器的乒乓操作，在FFT的每一級運算中使一片雙口RAM的兩個(gè)端口同時(shí)處于讀或寫(xiě)狀態(tài)，達到每個(gè)時(shí)鐘周期輸出兩個(gè)操作數的需要。而且，數據經(jīng)蝶算單元運算結束后以相同的地址寫(xiě)入另一片雙口RAM，節省了寫(xiě)地址生成的時(shí)間，為設計高速的FFT系統提供了可能。
　　
如圖3所示，采用兩片中間級RAM：RAMA和RAMB，用它們來(lái)完成乒乓操作。地址產(chǎn)生模塊生成的讀地址同時(shí)與中間級的兩片RAM相連，控制相應的RAM讀取所需的操作數，操作數經(jīng)蝶算模塊運算后以同址方式寫(xiě)入到另一片RAM的兩個(gè)端口。RAM的讀寫(xiě)由地址產(chǎn)生模塊生成的寫(xiě)使能信號控制，處于讀狀態(tài)的RAM寫(xiě)使能置零，而另一片的寫(xiě)使能端置高，處于寫(xiě)狀態(tài)。而且，RAM被設置為寫(xiě)狀態(tài)時(shí)輸出端口不輸出，以減少RAM的讀取次數。這樣，輸入RAM變?yōu)檩敵鯮AM，輸出RAM變?yōu)檩斎隦AM，如此反復，直到FFT最后一級。

　　圖3 脈沖壓縮系統的結構框圖