面向ASIC和FPGA設計的多點(diǎn)綜合技術(shù)

隨著(zhù)設計復雜性增加，傳統的綜合方法面臨越來(lái)越大的挑戰。為此，Synplicity公司開(kāi)發(fā)了同時(shí)適用于FPGA或 ASIC設計的多點(diǎn)綜合技術(shù)，它集成了“自上而下”與“自下而上”綜合方法的優(yōu)勢，能提供高結果質(zhì)量和高生產(chǎn)率，同時(shí)削減存儲器需求和運行時(shí)間。

盡管半導體技術(shù)在其發(fā)展過(guò)程中曾遭遇種種難以克服的障礙，但正如高登·摩爾多年前所預言的那樣，ASIC和FPGA的密度繼續每隔18個(gè)月翻一番。

硅潛力的疾速釋放是一件喜憂(yōu)摻半的事。一方面，硅技術(shù)提供的功能與性能可以滿(mǎn)足最具挑戰性應用的需要；另一方面，當今設計工具的局限性令人沮喪，因為這使我們無(wú)法充分利用硅技術(shù)的全部潛力。隨著(zhù)設計規模和器件復雜性不斷攀升，設計工作成為阻礙我們實(shí)現各類(lèi)IC的制約因素。盡管電子設計自動(dòng)化(EDA)行業(yè)近10年來(lái)一直致力于解決這個(gè)問(wèn)題，但所謂的“生產(chǎn)力落差”仍在持續擴大。

設計綜合面臨的挑戰

這種生產(chǎn)力落差在綜合領(lǐng)域表現得最為明顯。傳統綜合方法的處理能力有限，因而要求將設計分割成不超過(guò)20萬(wàn)門(mén)的子模塊。對于容量達2千萬(wàn)門(mén)的芯片，設計者可能需要管理100個(gè)以上的不同子模塊，以完成一個(gè)設計的綜合。此外，大多數設計者更習慣基于功能或時(shí)序分割設計，相對而言，基于門(mén)數進(jìn)行分割顯得不夠直觀(guān)。當前綜合流程的另一個(gè)缺陷是它們不能很好地優(yōu)化分立的功能。這正是今天需要獨立數據路徑綜合的原因之一。嵌入式FPGA將既需要專(zhuān)門(mén)的綜合映射器，又需要在全芯片的背景下進(jìn)行優(yōu)化。

自十年前出現綜合技術(shù)以來(lái)，設計復雜性取得了驚人的增長(cháng)。因此，傳統解決方案的效力正在衰退，這的確不足為奇。

設計復雜性還給綜合技術(shù)帶來(lái)許多其它問(wèn)題。當一個(gè)綜合應用必須有效地操作大量設計數據時(shí)，存儲器利用率將變成一項真正的挑戰。除了龐大的設計規模外，處理計算任務(wù)所需的設計管理開(kāi)銷(xiāo)也會(huì )使運行時(shí)間延長(cháng)。隨著(zhù)高復雜度、高約束性的功能被分解到綜合過(guò)程中，IP集成亦成為設計者必須面臨的另一項挑戰。為了不斷優(yōu)化時(shí)序或理順子模塊之間的相關(guān)性，設計反復的次數將會(huì )大大增加，從而顯著(zhù)延長(cháng)設計時(shí)間。

在把綜合技術(shù)應用于復雜設計時(shí)，所面臨的另一個(gè)重要挑戰是保持設計穩定性。當把優(yōu)化后的子模塊集成回整個(gè)設計中時(shí)，這可能帶來(lái)意想不到的復雜問(wèn)題。隨著(zhù)設計和硅技術(shù)變得越來(lái)越復雜，這些問(wèn)題的復雜性將隨之增加。

為了克服綜合工具的上述缺點(diǎn)，設計者正在采用以下幾種策略。一種是復雜的外圍工作，如編寫(xiě)高級腳本。這種基于外圍工作的解決方案雖然能夠達到目的，但通常會(huì )過(guò)度犧牲結果的質(zhì)量(QoR)和生產(chǎn)效率。為了使用傳統方法成功地對一個(gè)大型ASIC設計進(jìn)行綜合，這常常需要擴展的人工腳本，但由人工編寫(xiě)腳本是極容易出錯的，而且要求設計者具有很高的腳本編寫(xiě)技巧。這種方法只能給設計帶來(lái)很少的“增加值”，但卻要消耗寶貴的人力和時(shí)間。

另一個(gè)策略是專(zhuān)注于寄存器傳輸級(RTL)設計，然后將RTL交由ASIC供應商來(lái)綜合與實(shí)現。籍此，設計者可以避免與傳統綜合有關(guān)的麻煩。這種“RTL簽字確認(signoff)”方法非常依賴(lài)于高質(zhì)量的RTL以及芯片供應商愿意為設計結果承擔風(fēng)險的責任心。設計者可能會(huì )擔心設計被交付給那些對設計及系統問(wèn)題知之甚少而且不關(guān)心設計能否成功的公司。

從這些策略的本性來(lái)看，它們假定綜合無(wú)法改進(jìn)或者綜合就是瓶頸。然而，綜合是所有高級IC設計流程中一個(gè)根本的組成環(huán)節。無(wú)論由誰(shuí)來(lái)執行綜合，只要這種技術(shù)繼續困擾芯片的實(shí)現，我們就會(huì )犧牲設計工作的生產(chǎn)效率和質(zhì)量。因此，綜合是一個(gè)必須解決的重要問(wèn)題。

“自上而下”與“自下而上”

傳統上，解決綜合問(wèn)題有兩種方法：“自下而上”和“自上而下”。每種方法各有其長(cháng)處和不足。“自下而上”的方法是指將設計分割成綜合工具處理容量之內的子模塊，從而使每個(gè)模塊能夠被獨立處理。這允許局部的重編譯和多處理，從而加速設計。“自下而上”流程還允許將設計的某個(gè)部分從整體中隔離出來(lái)，以進(jìn)行改進(jìn)。如果采用得當，這能提高結果的穩定性。

按單個(gè)模塊計算，“自下而上”法能提供最佳的運行時(shí)間，但整體運行時(shí)間可能因為項目管理和人工腳本開(kāi)銷(xiāo)而有所延長(cháng)。腳本編寫(xiě)本身很重要，但也容易出錯。此外，這種方法可能會(huì )降低結果的質(zhì)量(QoR)。采用“自下而上”法，綜合工具只能“看見(jiàn)”各個(gè)子模塊內的優(yōu)化機會(huì )，而不能跨越分割界線(xiàn)對整體設計進(jìn)行改進(jìn)。分割的次數越多，設計離可能的最佳QoR就越遠。

“自上而下”的綜合方法考慮整個(gè)系統級RTL和約束，允許綜合工具在一次操作中優(yōu)化設計，而不必跨越分割的模塊。與“自下而上”的設計相比，這種方法可產(chǎn)生最佳的QoR，因為綜合工具是在整個(gè)設計上進(jìn)行操作。由于不需要人工腳本和管理各種不同的子模塊，它更易于實(shí)現。然而，它需要的存儲容量和運行時(shí)間使之無(wú)法應用于大型設計中。即使很小的設計改動(dòng)也要求重新對整個(gè)設計進(jìn)行綜合，這幾乎是不切實(shí)際的。類(lèi)似地，“自上而下”法要對復制的模塊單獨進(jìn)行綜合，與“自下而上”法對復制模塊一次綜合相比，這將導致更長(cháng)的運行時(shí)間。最后，為了滿(mǎn)足時(shí)序要求，布局與布線(xiàn)過(guò)程將變得非常反復。從QoR方面來(lái)看，“自上而下”法是理想的解決方案，但從設計規?；蚱渌O計要求來(lái)看，它并不是每種設計的最佳選擇。

多點(diǎn)綜合：面向大型設計的綜合技術(shù)

無(wú)論是單純的“自上而下”法還是單純的“自下而上”法都不是很多設計的正確解決之道。它們所需要的是集“自上而下”法的易用性及QoR優(yōu)勢與“自下而上”法的高效率及低存儲器需求于一體的方法，而且這種方法仍要能夠被自上而下或自下而上地使用。這一點(diǎn)在大型設計中尤其重要，因為現有的“自上而下”或“自下而上”流程不能獲得最佳的QoR和運行時(shí)間。為了解決這個(gè)問(wèn)題以及百萬(wàn)門(mén)ASIC和可編程系統級芯片(PSoC)設計者所面臨的其它挑戰，Synplicity公司開(kāi)發(fā)了多點(diǎn)(MultiPoint)綜合技術(shù)。

多點(diǎn)綜合技術(shù)針對大型設計而采用了一種分層方法。與傳統的“自下而上”分層設計不同，多點(diǎn)綜合技術(shù)能自動(dòng)分割和優(yōu)化設計。這是對整個(gè)設計執行語(yǔ)言編譯的結果，語(yǔ)言編譯能創(chuàng )建一種中間格式，它包含所有分層信息以及設計的關(guān)鍵信息。Synplicity公司的ASIC解決方案使用內置的HDL分析工具，允許用戶(hù)查看RTL設計分層或使用Tcl腳本來(lái)檢查設計分層。通過(guò)審視邏輯分層，設計者將選擇應該與其余設計部分分開(kāi)綜合的分層單元。在分層結構中，這些點(diǎn)被稱(chēng)為編譯點(diǎn)。

一旦選定編譯點(diǎn)后，時(shí)序約束將被施加到每一個(gè)點(diǎn)上；這個(gè)步驟最初將由人工執行，但未來(lái)可以自動(dòng)完成。緊隨其后，將從編譯點(diǎn)開(kāi)始對最低級別的設計層進(jìn)行綜合。隨著(zhù)每個(gè)編譯點(diǎn)被綜合，它會(huì )自動(dòng)創(chuàng )建一個(gè)接口邏輯模型(ILM)，并將其傳遞給下一個(gè)更高級別的設計層。最后，頂層是采用來(lái)自較低層編譯的ILM以及頂層的任何額外邏輯來(lái)實(shí)現綜合的。這能減少所需的時(shí)間，避免易出錯的腳本，從而使設計團隊可以將精力集中在設計的增值方面。

ILM是多點(diǎn)綜合所采用的一項關(guān)鍵技術(shù)。ILM是Synplicity或第三方公司為網(wǎng)表或綜合設計所編寫(xiě)的部分網(wǎng)表。它們是包含所有邊界信息或時(shí)序分析邏輯的模型，因此能提供可與“自上而下”流程相媲美的QoR。由于ILM只包含從端口到寄存器的邏輯，而所有其它邏輯都被當成一個(gè)“黑箱子”來(lái)處理，因此它們大大降低了對存儲器的需求，并減少了大型設計綜合的運行時(shí)間。

用戶(hù)自定義的編譯點(diǎn)是創(chuàng )建ILM的基礎，而且是多點(diǎn)綜合技術(shù)的另一個(gè)關(guān)鍵要素。編譯點(diǎn)是能夠被獨立綜合的模塊，然后綜合的結果被用來(lái)綜合其上級模塊或頂層設計。多點(diǎn)綜合與其它綜合技術(shù)的一個(gè)關(guān)鍵區別在于，它能夠通過(guò)三類(lèi)不同的編譯點(diǎn)(即軟、硬和鎖定編譯點(diǎn))來(lái)控制邊界優(yōu)化的層次。軟編譯點(diǎn)用于完全的邊界優(yōu)化，這意味著(zhù)端口標識可以在綜合期間改變。相反，端口完整性是由硬編譯點(diǎn)保持的。對于鎖定編譯點(diǎn)，模塊內的邏輯在優(yōu)化期間能保持不變。因此，用戶(hù)自定義的編譯點(diǎn)可以充當綜合工具的指令，以便對設計的某一特定部分進(jìn)行建模和綜合。由于允許跨邊界的優(yōu)化，這些編譯點(diǎn)使 “自上而下” 的流程可以提供極佳的QoR。

多點(diǎn)綜合技術(shù)正是通過(guò)用戶(hù)自定義的編譯點(diǎn)和ILM來(lái)支持IP集成。它能自動(dòng)對IP建模，并利用綜合的時(shí)序信息。在設計中充當范例的IP既可以在IP模塊內又可以在相鄰模塊中進(jìn)行邏輯優(yōu)化，同時(shí)不會(huì )影響內核自身的端口安排。