基于VHDL和FPGA的非對稱(chēng)同步FIFO設計實(shí)現

FIFO是一種常用于數據緩存的電路器件，可應用于包括高速數據采集、多處理器接口和通信中的高速緩沖等各種領(lǐng)域。然而在某些應用，例如在某數據采集和處理系統中，需要通過(guò)同步FIFO來(lái)連接8位A/D和16位數據總線(xiàn)的MCU，但是由于目前同步FIFO器件的輸入與輸出數據總線(xiàn)寬度相等，不能滿(mǎn)足這種應用，因此通常采用輸入與輸出數據總線(xiàn)寬度均為8位的同步FIFO作為它們之間的數據緩沖，并對MCU數據總線(xiàn)的高8位采用軟件進(jìn)行屏蔽，或是在同步FIFO外圍增加數據鎖存器及邏輯控制器件的方法解決。為了提高效率和降低系統設計的難度，本文采用VHDL描述語(yǔ)言，充分利用Xilinx公司Spartan II FPGA的系統資源，設計實(shí)現了一種非對稱(chēng)同步FIFO(輸入與輸出數據總線(xiàn)寬度不一致的同步FIFO)，它不僅提供數據緩沖，而且能進(jìn)行數據總線(xiàn)寬度的轉換。

非對稱(chēng)同步FIFO的設計難點(diǎn)

對于非對稱(chēng)同步FIFO的設計來(lái)說(shuō)，不能簡(jiǎn)單地通過(guò)修改現成的同步FIFO模塊而得到，這是因為非對稱(chēng)同步FIFO的設計有以下幾個(gè)需要解決的難點(diǎn)問(wèn)題：

(1) 寫(xiě)數據與讀數據總線(xiàn)寬度不同。設寫(xiě)數據與讀數據總線(xiàn)寬度分別為Win和Wout，必須對Win>Wout和WinWout這兩種情況進(jìn)行寫(xiě)數據與讀數據總線(xiàn)寬度的正確轉換。
(2) 如何協(xié)調內部處理過(guò)程中不同的時(shí)鐘頻率。例如輸入2個(gè)8位字節需2個(gè)時(shí)鐘周期，而輸出1個(gè)16位字節只需1個(gè)時(shí)鐘周期，所以必須為內部數據處理提供不同的時(shí)鐘頻率。
(3) 由于寫(xiě)數據與讀數據總線(xiàn)寬度不同，所以，要操作正確，必須保證數據存儲排列的順序及空/滿(mǎn)標志產(chǎn)生的正確。

另外，由于FPGA中的寄存器個(gè)數有限，而FIFO是一種基于RAM的器件，需要占用大量的存儲空間。通常在編寫(xiě)VHDL程序時(shí)用數組描述的方法來(lái)設計數據存儲結構，在綜合時(shí)會(huì )耗用大量的寄存器，所以這種方法在FIFO的設計中是不可行的。

非對稱(chēng)同步FIFO的設計

針對以上設計中的難點(diǎn)，本文采用VHDL描述語(yǔ)言，利用Xilinx公司Spartan II FPGA設計實(shí)現了一種非對稱(chēng)同步FIFO，設計中充分利用了FPGA中的資源如時(shí)鐘延遲鎖相環(huán)(DLL)和BlockRAM。

FPGA中的DLL

FPGA 中的DLL是一種很好的資源，Xilinx公司Spartan II、Spartan IIE、Virtex-E等系列器件中就采用時(shí)鐘延遲鎖相環(huán)技術(shù)進(jìn)行FPGA內部的時(shí)鐘控制，它可以對時(shí)鐘進(jìn)行倍頻、鎖相等操作。

本設計中要利用Spartan II系列器件中的DLL產(chǎn)生二倍頻時(shí)鐘信號。其中IBUFG、IBUF、BUFG、OBUF是時(shí)鐘緩沖器，提供時(shí)鐘信號的最小時(shí)延。

FPGA中的RAM

Xilinx公司的FPGA器件提供了片內RAM可供直接使用，而不必使用寄存器來(lái)構成存儲空間，從而大大提高了芯片的利用率。根據型號的不同，FPGA中提供了兩種結構的RAM：分布式RAM和BlockRAM。分布式RAM可以利用可配置邏輯模塊(CLB) 設計實(shí)現，主要用于小容量片內存儲；BlockRAM是FPGA內部的專(zhuān)用RAM模塊，通常沿芯片的垂直邊排列。根據具體型號不同，FPGA內部的BlockRAM在單位容量和總體容量上都有較大的不同。本設計將采用BlockRAM用于FIFO的編寫(xiě)。由于在Xilinx公司Spartan II FPGA器件庫中沒(méi)有現成的宏模塊，就需要自己生成BlockRAM模塊，具有較高的靈活度。利用Xilinx公司的配套軟件ISE Foundation和ISE WebPACK中都帶有的CoreGenerator程序包，可以很方便地建立用戶(hù)所需的模塊。只需要輸入BlockRAM模塊的名稱(chēng)、BlockRAM的類(lèi)型(如單口還是雙口)、地址線(xiàn)和數據線(xiàn)的寬度，就可以生成用戶(hù)希望得到的結構。一般來(lái)說(shuō)，生成的結構會(huì )自動(dòng)加載到當前的項目中，從而可以像器件庫中的元件一樣調用。

非對稱(chēng)同步FIFO的結構

下面以WinWout(設Win=8，Wout=16)這種情形為例，介紹非對稱(chēng)同步FIFO模塊的設計。非對稱(chēng)同步FIFO的結構框圖，圖中還顯示了各模塊端口及信號互連關(guān)系。其主要設計特點(diǎn)為：

(1) 由于寫(xiě)數據與讀數據總線(xiàn)寬度不同，所以在設計雙口RAM時(shí)把雙口RAM設計成寫(xiě)口RAM和讀口RAM兩個(gè)部分。例如FIFO寫(xiě)口RAM部分為512×8，讀口RAM部分為256×16，這樣通過(guò)數據存儲格式的改變達到寫(xiě)數據與讀數據總線(xiàn)寬度的轉換。
(2) 由于讀數據時(shí)鐘頻率是寫(xiě)數據時(shí)鐘頻率的兩倍，因此可利用FPGA中的DLL產(chǎn)生二倍頻時(shí)鐘信號來(lái)提高寫(xiě)數據的時(shí)鐘頻率，使讀數據和寫(xiě)數據的時(shí)鐘頻率相等。二倍頻時(shí)鐘信號提供給寫(xiě)口RAM、寫(xiě)地址產(chǎn)生模塊，而源時(shí)鐘信號(一倍頻)提供給讀口RAM、讀地址產(chǎn)生模塊及空/滿(mǎn)標志產(chǎn)生模塊，從而解決了內部數據處理同步的問(wèn)題。
(3) 由于雙口RAM中存在兩種數據存儲格式，因此地址位數不同，讀地址和寫(xiě)地址不能一一對應，例如FIFO寫(xiě)口RAM部分為512×8，讀口RAM部分為256×16，因此寫(xiě)地址要求9位，而讀地址要求8位，對于同一數據的寫(xiě)地址與讀地址，寫(xiě)地址的高8位與讀地址的8位相等，它們的區別僅在寫(xiě)地址的最低一位。因此可把寫(xiě)地址的高8位與讀地址一同輸入空/滿(mǎn)標志產(chǎn)生模塊，從而得到正確的full和empty信號。下面僅給出讀寫(xiě)地址產(chǎn)生邏輯及空/滿(mǎn)標志產(chǎn)生邏輯的VHDL設計程序：
fifo_write : process
begin
wait until rising_edge(clk);
if rst = '1' then
wr_addr = 0; //寫(xiě)地址初始化
else
if (wr_en = '1' and full = '0')then
wr_data_buf (wr_addr) = To_Bitvector(wr_data (7 downto 0));
//寫(xiě)數據，其中wr_data_buf定義為基于BlockRAM的存儲矩陣
wr_addr = (wr_addr + 1) mod 8;// 寫(xiě)地址增加1
end if;
end if;
end process;
fifo_read : process
begin
wait until rising_edge(clk);
if rst = '1' then
rd_addr = 0;
//讀地址初始化
else
if (rd_en = '1' and empty = '0') then
rd_data (15 downto 0) = wr_data_buf (rd_addr);//讀數據
rd_addr = (rd_addr - 1) mod 16;// 讀地址減1
end if;
end if;
end process;
wr_addr1 = wr_addr / 2 ;//取寫(xiě)地址的高8bit
Offset = (wr_addr1 - rd_addr) when (wr_addr 1> rd_addr)
else (m - (rd_addr - wr_addr1)) when (rd_addr > wr_addr1) ;// m定義為fifo的深度
else 0;
emptylt;= '1' when (Offset = 0) else '0';
fulllt;= '1' when (Offset = (m-1)) else '0';

方案實(shí)現

文中用VHDL語(yǔ)言描述了硬件結構，在Xilinx 公司Spartan II FPGA XC2S100-TQ144中通過(guò)了Xilinx ISE WebPACK的綜合及布局布線(xiàn)。FPGA的規模是10萬(wàn)門(mén)，速度可達到56.344MHz。

有幾點(diǎn)需要說(shuō)明的是：(1) VHDL程序設計采用多層次的結構設計方法，把系統分解成若干個(gè)模塊，其中模塊又由若干個(gè)元件構成。設計從元件開(kāi)始，其中設計中用到的CLKDLL、IBUFG、IBUF、BUFG、OBUF等元件位于Xilinx公司 FPGA專(zhuān)用器件庫UNISIM中，在編寫(xiě)VHDL程序時(shí)，用COMPONENT和PORT MAP指令調用專(zhuān)門(mén)的模塊，就可以在程序中導入所需元件。(2) 作為非對稱(chēng)同步FIFO，用波形圖的方式進(jìn)行仿真不太合適，可用VHDL建立測試平臺的方式進(jìn)行仿真，測試平臺中把非對稱(chēng)同步FIFO主程序作為一個(gè)元件調用，主要包括初始化、時(shí)鐘產(chǎn)生塊、讀寫(xiě)數據等內容，輸入激勵由測試平臺產(chǎn)生。(3)由于Spartan II FPGA中BlockRAM單位容量和總體容量有限，如XC2S100中BlockRAM的單位容量為4Kbit，共10個(gè), 則總體容量為40Kbit。設計時(shí)可以用多個(gè)BlockRAM組成不同深度和寬度的存儲單元，如果容量還是不夠則需要選用其它型號的FPGA。 /p>

結語(yǔ)

采用本文的設計思路，同樣可以設計出Wingt;Wout情形下的非對稱(chēng)同步FIFO，而且該方案具有很強的靈活性并易于實(shí)現。如通信只需單向進(jìn)行，則只用一片FPGA即可；雙向通信時(shí)需用兩片FPGA。經(jīng)過(guò)實(shí)際驗證，該方案可以滿(mǎn)足一般需要.