FPGA設計頻率的計算方法

我們的設計需要多大容量的芯片？我們的設計能跑多快？這是經(jīng)常困擾工程師的兩個(gè)問(wèn)題。對于前一個(gè)問(wèn)題，我們可能還能先以一個(gè)比較大的芯片實(shí)現原型，待原型完成再選用大小合適的芯片實(shí)現。對于后者，我們需要一個(gè)比較精確的預估，我們的設計能跑50M，100M 還是133M？

　　首先讓我們先來(lái)看看Fmax 是如何計算出來(lái)的。圖（1）是一個(gè)通用的模型用來(lái)計算FPGA的。我們可以看出，Fmax 受Tsu ， Tco ， Tlogic 和 Troute 四個(gè)參數影響。（ 由于使用FPGA 全局時(shí)鐘，時(shí)鐘的抖動(dòng)在這里不考慮）。

　　時(shí)鐘周期 T = Tco + Tlogic + Troute + Tsu

　　時(shí)鐘頻率 Fmax = 1/Tmax

　　其中：

　　Tco ： D 觸發(fā)器的輸出延時(shí)

　　Tlogic ： 組合邏輯延時(shí)

　　Troute ： 布線(xiàn)延時(shí)

　　Tsu ： D 觸發(fā)器的建立時(shí)間　　

圖（ 1 ） 時(shí)鐘周期的計算模型

　　由圖（1）可以看出，在影響Fmax 的四個(gè)參數中，由于針對某一個(gè)器件Tsu 和Tco 是固定的，因此我們在設計中需要考慮的參數只有兩個(gè)Tlogic 和Troute.通過(guò)良好的設計以及一些如Pipeline 的技巧，我們可以把Tlogic 和Troute 控制在一定的范圍內。達到我們所要求的Fmax.

　　經(jīng)驗表明一個(gè)良好的設計，通?？梢詫⒔M合邏輯的層次控制在4 層以?xún)?，即?Lut Levels 《=4 ） 。而Lut Levels（ 組合邏輯的層次 ）將直接影響Tlogic 和Troute 的大小。 組合邏輯的層次多，則Tlogic 和Troute 的延時(shí)就大，反之， 組合邏輯的層次少，則Tlogic 和Troute 的延時(shí)就小。

　　讓我們回過(guò)頭來(lái)看看Xilinx 和Altera 的FPGA 是如何構成的。是由Logic Cell （ Xilinx ）或 Logic Element（ Altera ）這一種基本結構和連接各個(gè)Logic Cell 或Logic Element 的連線(xiàn)資源構成。無(wú)論是Logic Cell 還是 Logic Element ，排除其各自的特點(diǎn)，取其共性為一個(gè)4 輸入的查找表和一個(gè)D 觸發(fā)器。如圖（2）所示。而任何復雜的邏輯都是由此基本單元復合而成。圖（3）。上一個(gè)D 觸發(fā)器的輸出到下一個(gè)D 觸發(fā)器的輸入所經(jīng)過(guò)的LUT 的個(gè)數就是組合邏輯的層次（ Lut Levels ）。因此，電路中用于實(shí)現組合邏輯的延時(shí)就是所有Tlut 的總和。在這里取Lut Levels = 4 。故Tlogic = 4 * Tlut ?！　?/p>

圖（ 2 ） FPGA基本邏輯單元　　

圖（ 3 ） 復雜組合邏輯的實(shí)現