邏輯分析儀SignalTaPⅡ在系統級調試中的應用

在SignalTap II的采樣之前，要進(jìn)行相關(guān)設置，比如要觀(guān)察產(chǎn)生的正弦波，先將撥碼開(kāi)關(guān)12(sel[1．．O])設置為“00”(三角波時(shí)設置為“01”，方波是設置為“10”)，再將撥碼開(kāi)關(guān)3(rst)由0變?yōu)?，產(chǎn)生一個(gè)上升沿，作為SignalTap II的采樣觸發(fā)信號。這時(shí)執行Autorun
Analysis，就能在SignalTapII數據窗觀(guān)察到來(lái)自實(shí)驗板上FPGA內部的實(shí)時(shí)信號，如圖5所示。圖中依次為正弦波、三角波和方波數據。數據窗的上沿坐標是采樣深度的二進(jìn)制位數，全程是1024位。
為了更直觀(guān)地看到波形圖，不需要進(jìn)行數／模轉換，直接右鍵單擊所要觀(guān)察的總線(xiàn)信號名，在彈出的下拉菜單中選擇總線(xiàn)顯示模式“Bus Display Format”為“Line Chart”，即可獲得如圖6所示的模擬信號波形。
從圖5、圖6可以看出輸出結果和設計需求是一致的，驗證了設計的正確性。如果采用傳統的硬件測試方法，在本系統中還需要加入D／A轉換模塊，利用示波器觀(guān)察波形。故利用SignalTap II進(jìn)行系統的硬件測試是非常方便的，可以加快系統的開(kāi)發(fā)流程。而在整個(gè)工作流程中，STP文件的參數設置是至關(guān)重要的，它直接影響測試結果。例如在本系統中，采樣時(shí)鐘采用分頻后的信號，而不是采用主時(shí)鐘，因為主時(shí)鐘頻率太高，不便于觀(guān)察輸出信號。另外還有觸發(fā)信號的選擇，啟動(dòng)采樣前開(kāi)關(guān)的設置，都會(huì )直接影響輸出信號。

4 結論
嵌入式邏輯分析器SignalTap II克服了傳統硬件測試的缺點(diǎn)，為系統測試提供了一個(gè)很好的途徑。它具有實(shí)時(shí)性和可視性，減少了調試驗證的時(shí)間，加快了設計周期。通過(guò)對Cyclone II系列EP2C8Q208C8器件的實(shí)驗，證實(shí)該測試手段提高了系統的調試能力，具有很好的效果。在調試FPGA的時(shí)候，可以設置多個(gè)嵌入式測量模塊等其他功能，這樣可以加快系統的開(kāi)發(fā)，為社會(huì )帶來(lái)更大的經(jīng)濟效益。但是它需要占據FPGA資源(如RAM、LE等)，且資源消耗量與需采集的數據量成正比，因此采集信號的深度不能過(guò)大。此外，當利用SignalT印II將芯片中的信號全部測試結束后，需將SignalTap II從設計中移除，以免浪費資源。