高速轉換器時(shí)鐘分配器件的端接

使用時(shí)鐘分配器件1或者扇出緩沖器為ADC和DAC提供時(shí)鐘時(shí)，需要考慮印刷電路板上的走線(xiàn)和輸出端接，這是信號衰減的兩個(gè)主要來(lái)源。

時(shí)鐘走線(xiàn)與信號擺幅
PCB上的走線(xiàn)類(lèi)似于低通濾波器，當時(shí)鐘信號沿著(zhù)走線(xiàn)傳輸時(shí)，會(huì )造成時(shí)鐘信號衰減，并且脈沖沿的失真隨線(xiàn)長(cháng)增加。更高的時(shí)鐘信號頻率會(huì )導致衰減、失真和噪聲增加，但不會(huì )增加抖動(dòng)，在低壓擺率時(shí)抖動(dòng)最大（圖1），一般使用高壓擺率的時(shí)鐘沿。為了實(shí)現高質(zhì)量的時(shí)鐘，要使用高擺幅時(shí)鐘信號和短時(shí)鐘PCB走線(xiàn)；由時(shí)鐘驅動(dòng)的器件應該盡可能靠近時(shí)鐘分配器件放置。

圖1. ADCLK925的均方根抖動(dòng)與輸入壓擺率的關(guān)系

ADCLK9542時(shí)鐘扇出緩沖器和ADCLK9143超快時(shí)鐘緩沖器就是兩款此類(lèi)時(shí)鐘分配器件。ADCLK954包括12個(gè)輸出驅動(dòng)，可以在50-的負載上驅動(dòng)全擺幅為800-mV 的ECL（發(fā)射極耦合邏輯）或者LVPECL（低壓正ECL）信號，形成1.6 V的總差分輸出擺幅，如圖2所示。它可以在4.8 GHz反轉率下工作。ADCLK914可以在50負載上驅動(dòng)1.9 V高壓差分信號（HVDS），形成3.8 V的總差分輸出擺幅。ADCLK914具有7.5-GHz的反轉率。

當驅動(dòng)DAC時(shí)，時(shí)鐘分配器件應該盡可能靠近DAC的時(shí)鐘輸入放置，這樣，所需的高壓擺率、高幅度時(shí)鐘信號才不會(huì )引起布線(xiàn)困難、產(chǎn)生EMI或由電介質(zhì)和其它損耗造成減弱。值得注意的是，走線(xiàn)的特性阻抗(Z0)會(huì )隨走線(xiàn)尺寸（長(cháng)度、寬度和深度）而變化；驅動(dòng)器的輸出阻抗必須與特性阻抗匹配。

圖2. 采用3.3V電源供電時(shí)ADCLK954時(shí)鐘緩沖器的輸出波形

輸出端接
時(shí)鐘信號衰減會(huì )增加抖動(dòng)，因此對驅動(dòng)器輸出的端接很重要，這可以避免信號反射，并可通過(guò)相對較大的帶寬實(shí)現最大能量傳輸。確實(shí)，反射可以造成下沖和過(guò)沖，嚴重降低信號和整體時(shí)鐘的性能，或者在極端情況下，可能會(huì )損壞接收器或驅動(dòng)器。反射因阻抗不匹配而引起，在走線(xiàn)沒(méi)有適當端接時(shí)發(fā)生。由于反射系數本身具有高通特性，因此這對具有快速上升和下降時(shí)間的高速信號更重要。反射脈沖與主時(shí)鐘信號相疊加，削弱了時(shí)鐘脈沖。如圖3所示，它對上升沿和下降沿增加了不確定的延時(shí)或者抖動(dòng)，從而影響時(shí)鐘信號的邊沿。

圖3. 由端接不當引起的反射信號抖動(dòng)