VHDL語(yǔ)言在FPGA／CPLD開(kāi)發(fā)中的應用?

【摘　要】　通過(guò)設計實(shí)例詳細介紹了用VHDL（VHSIC Hardware DescriptionLanguage）語(yǔ)言開(kāi)發(fā)FPGA／CPLD的方法，以及與電路圖輸入和其它HDL語(yǔ)言相比，使用VHDL語(yǔ)言的優(yōu)越性。
關(guān)鍵詞：VHDL，FPGA／CPLD，EDA

1　引　言
　　EDA（電子設計自動(dòng)化）關(guān)鍵技術(shù)之一是采用硬件描述語(yǔ)言（HDL）描述電路系統，包括電路結構、行為方式、邏輯功能以及接口。就FPGA和CPLD（分別是現場(chǎng)可編程門(mén)陣列和復雜可編程邏輯器件的簡(jiǎn)稱(chēng)）開(kāi)發(fā)來(lái)說(shuō)，比較流行的HDL主要有VHDL、ABEL－HDL、AHDL等，其中，VHDL對系統的行為描述能力最強，已被IEEE確定為標準HDL，并得到目前所有流行EDA軟件的支持，進(jìn)而成為系統設計領(lǐng)域最佳的硬件描述語(yǔ)言。用VHDL設計電路系統，可以把任何復雜的電路系統視為一個(gè)模塊，對應一個(gè)設計實(shí)體。在VHDL層次化設計中，它所設計的模塊既可以是頂層實(shí)體，又可以是較低層實(shí)體，但對不同層次模塊應選擇不同的描述方法（如行為描述或結構描述）。本文在設計實(shí)例中詳細介紹了用VHDL語(yǔ)言開(kāi)發(fā)FPGA／CPLD的方法，以及與電路圖輸入和其它HDL語(yǔ)言相比，使用VHDL語(yǔ)言的優(yōu)越性。
2　設計實(shí)例
　　一個(gè)復雜電路系統的設計都是采用自頂向下將系統按功能逐層分割的層次化設計方法。在頂層設計中，要對內部各功能塊的連接關(guān)系和對外的接口關(guān)系進(jìn)行描述，而功能塊實(shí)際的邏輯功能和具體的實(shí)現形式則由下一層模塊來(lái)描述。在系統的底層設
計中，如采用VHDL進(jìn)行描述，由于其對系統很強的行為描述能力，可以不必使系統層層細化，從而避開(kāi)具體的器件結構，從邏輯行為上直接對模塊進(jìn)行描述和設計，之后，EDA軟件中的VHDL綜合器將自動(dòng)將程序綜合成為具體FPGA／CPLD等目標芯片的網(wǎng)表文件，無(wú)疑可使設計大為簡(jiǎn)化。下面以數字鐘的設計為例予以說(shuō)明。
數字鐘的功能主要有：
　　·能夠對秒、分、小時(shí)進(jìn)行計時(shí)（按每日24小時(shí)計時(shí)制）。
·秒、分、小時(shí)位能夠調整。

　　根據數字鐘的功能要求，可將數字鐘分為四個(gè)功能塊：秒脈沖發(fā)生器、計數器、校時(shí)器和顯示電路。而這些功能塊又可進(jìn)一步分割為更小的模塊，如計數器模塊可再分為秒、分、小時(shí)計數器。其它功能塊的細化過(guò)程不再詳述，數字鐘的系統框圖如圖1所示。圖中，P1鍵為自動(dòng)計時(shí)、校時(shí)、校分和校秒四種工作狀態(tài)選擇鍵，P2鍵為系統處于校時(shí)狀態(tài)時(shí)對時(shí)、分、秒進(jìn)行校準的校時(shí)鍵，32．768kHz為作為脈沖源的晶振頻率，經(jīng)14級2分頻器分頻在其最高位、次高位以及第五位輸出端分別可獲得1Hz、2Hz和1024Hz的脈沖信號，這三個(gè)脈沖信號分別用作計時(shí)脈沖、校時(shí)脈沖和顯示電路的掃描時(shí)鐘。下面用VHDL語(yǔ)言設計底層的小時(shí)計數器。小時(shí)計數器為一個(gè)24進(jìn)制BCD碼計數器，其模塊示意圖如圖2所示。reset、clk分別為異步清零端和時(shí)鐘端，qb和qa分別為十位和個(gè)位的四位BCD碼輸出端。該模塊計數方式的實(shí)現比較復雜，當十位數為0或1時(shí)，個(gè)位進(jìn)行10進(jìn)制計數，當十位數為2時(shí)，個(gè)位進(jìn)行4進(jìn)制計數。如用電路圖描述，則必須選擇和調用若干門(mén)、觸發(fā)器或宏單元，并需對所調用的器件進(jìn)行合適的控制。而若采用VHDL語(yǔ)言對其功能進(jìn)行描述，問(wèn)題則顯得非常簡(jiǎn)單。

　

　　下面是用VHDL語(yǔ)言設計的24進(jìn)制BCD碼計數器count24模塊∶
　　ENTITY count24 IS

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