VHDL語(yǔ)言在FPGA／CPLD開(kāi)發(fā)中的應用?
加入技術(shù)交流群
END counr24—arc；
上述程序中由語(yǔ)句ENTITY與ENDcount24包含的部分稱(chēng)為程序的實(shí)體，它的電路意義就相當于器件的外部接口，在電路圖上相當于一個(gè)元件符號。該實(shí)體是一個(gè)完整、獨立的語(yǔ)言模塊，它描述了coun t24的接口信息，定義了count24的端口引腳clk、reset、qa、qb的輸入、輸出性質(zhì)及其數據類(lèi)型；由語(yǔ)句ARCHITECTURE開(kāi)始，到END count24arc結束為結構體層次，結構體層次用于描述count24內部的邏輯功能，在電路上相當于器件的內部電路結構。描述邏輯功能的具體做法是，在結構體的進(jìn)程區內，通過(guò)定義兩個(gè)整型中間變量cntb、cnta分別表示十位和個(gè)位，之后用IF語(yǔ)句說(shuō)明當時(shí)鐘到來(lái)時(shí)，這兩個(gè)變量的計數和進(jìn)位情況，當進(jìn)程結束后，再將這兩個(gè)中間變量分別賦給輸出變量qb和qa。整個(gè)程序不長(cháng)，邏輯描述十分簡(jiǎn)潔、明了。
上述程序輸入完成后，首先要經(jīng)EDA軟件進(jìn)行編譯，本設計采用的是美國Altera公司的MAX＋PLUS2II軟件，經(jīng)該軟件中的Compiler編譯器編譯后，若有任何信息、錯誤和警告，都將在VHDL編譯器窗口上提示，設計者可根據提示對設計進(jìn)行修改。當編譯通過(guò)時(shí)，建網(wǎng)表、邏輯綜合、適配、劃分、時(shí)域分析、裝配等均已自動(dòng)完成，并生成多個(gè)后續工作要用的文件。編譯的成功表明已為所設計的項目建立了一個(gè)編程文件，但還不能保證該設計在各種可能的情況下都有正確的響應，因而編譯通過(guò)后，還必須用MAX＋PLUSII的Simulator仿真器和Timing Analyzer工具分別進(jìn)行功能仿真和時(shí)序仿真，以驗證設計是否完全符合要求，若發(fā)現有問(wèn)題，則必須返回原設計進(jìn)行修改。上述模塊經(jīng)功能仿真和時(shí)序仿真都沒(méi)有發(fā)現任何問(wèn)題。圖3所示即為上述模塊的仿真波形。該模塊設計完成后存檔，待建立頂層文件時(shí)調用。
接下來(lái)再用VHDL語(yǔ)言對底層中其它所有模塊一一進(jìn)行設計，這包括：秒、分計數器（均為60進(jìn)制計數器）、14級2分頻器、24選4數據選擇器、BCD七段譯碼器、節拍發(fā)生器等。所有程序均經(jīng)MAX＋PLUS2II軟件的編譯和仿真。當模塊設計完成后均要存檔，待建立頂層文件時(shí)調用。
除底層模塊外，其它各層次模塊（包括頂層）也都適于用VHDL語(yǔ)言描述。只是應選擇不同的描述方法而已。當底層中所有模塊均設計完成后，采用VHDL語(yǔ)言中的結構描述法，用元件調用語(yǔ)句調用底層各模塊并進(jìn)行連接，即可建立數字鐘的頂層文件。數字鐘的頂層文件也必須經(jīng)過(guò)EDA軟件的編譯和仿真，在此過(guò)程中，如有需要，還可隨時(shí)打開(kāi)查看并修改任一層次的設計。當最后確認設計完全符合設計要求時(shí)，再將編譯后的頂層文件下載到目標芯片PFGA／CPLD中。
綜上所述，整個(gè)系統各層次模塊均采用VHDL語(yǔ)言描述，其優(yōu)點(diǎn)主要有下述三個(gè)方面∶（1）能進(jìn)行系統級的行為描述，從邏輯行為上對模塊進(jìn)行描述和設計，大大降低了設計難度。（2）描述的設計思想、電路結構和邏輯關(guān)系清晰明了，便于存檔、查看、維護和修改。（3）支持大規模設計的分解和已有設計的再利用。
僅上述這三個(gè)優(yōu)點(diǎn)，就是電路圖輸入和其它HDL語(yǔ)言所不能實(shí)現的。本文引用地址：http://dyxdggzs.com/article/150670.htm
3 結束語(yǔ)
集成電路規模越是龐大，VHDL語(yǔ)言的優(yōu)越性就越顯突出。目前，數百萬(wàn)門(mén)規模的FPGA／CPLD已進(jìn)入實(shí)用，VHDL強大的系統描述能力、規范的程序設計結構和靈活的語(yǔ)句表達風(fēng)格使其必將擔負起大系統設計的幾乎全部設計任務(wù)。
評論