用VHDL設計有限狀態(tài)機的方法

現代數字系統的設計一般都采用自頂向下的模塊化設計方法。即從整個(gè)系統的功能出發(fā)，將系統分割成若干功能模塊。在自頂向下劃分的過(guò)程中，最重要的是將系統或子系統按計算機組成結構那樣劃分成控制器和若干個(gè)受控制的功能模塊。受控部分通常是設計者們所熟悉的各種功能電路，設計較為容易。主要任務(wù)是設計控制器，而其控制功能可以用有限狀態(tài)機來(lái)實(shí)現。因而有必要深入探討有限狀態(tài)機的設計方法。

1 狀態(tài)機設計的一般方法

　　傳統的設計方法是首先繪制出控制器的狀態(tài)圖，并由此列出狀態(tài)表，再合并消除狀態(tài)表中的等價(jià)狀態(tài)項。在完成狀態(tài)寄存器的分配之后，根據狀態(tài)表求出次態(tài)及輸出方程，最后畫(huà)出設計原理圖。采用這種方法設計復雜狀態(tài)機將會(huì )十分繁雜。

　　利用VHDL設計狀態(tài)機，不需要進(jìn)行繁瑣的狀態(tài)分配、繪制狀態(tài)表和化簡(jiǎn)次態(tài)方程。設計者不必使用卡諾圖進(jìn)行邏輯化簡(jiǎn)，不必畫(huà)電路原理圖，也不必搭試硬件電路進(jìn)行邏輯功能的測試，所有這些工作都可以通過(guò)EDA工具自動(dòng)完成。應用VHDL設計狀態(tài)機的具體步驟如下:

　　(1)根據系統要求確定狀態(tài)數量、狀態(tài)轉移的條件和各狀態(tài)輸出信號的賦值，并畫(huà)出狀態(tài)轉移圖;

　　(2)按照狀態(tài)轉移圖編寫(xiě)狀態(tài)機的VHDL設計程序;

　　(3)利用EDA工具對狀態(tài)機的功能進(jìn)行仿真驗證。

　　下面以離心機定時(shí)順序控制器的設計為例，說(shuō)明狀態(tài)機的設計方法。

2 定時(shí)順序控制狀態(tài)機的設計

　　在化工生產(chǎn)中，離心機用于固、液分離的工藝流程，如圖1所示。

加料至刮刀回程循環(huán)N次之后，進(jìn)入大洗網(wǎng)工序，隨后又開(kāi)始進(jìn)入新一輪順序循環(huán)工作。該系統控制器的框圖如圖2所示。

　　圖2中計數模塊是由三個(gè)帶異步復位和并行預置的計數器組成。其中COUNTER1是2位加/減法計數器，用于控制從加料至刮刀回程的各工序時(shí)間，其中加料和卸料工序為加計時(shí)，其余工序為減計時(shí);COUNTER2是3位減法計數器，用于控制大洗網(wǎng)的時(shí)間;COUNTER3是2位加法計數器，用于控制循環(huán)工作次數。譯碼器用于選通與各工序相對應的預置數。圖2中K1、K2分別是加料和卸料限位開(kāi)關(guān)信號，R{R1、R2、R3}為計數器減為零(或循環(huán)次數等于預置數)時(shí)發(fā)出的信號，它們都可作為狀態(tài)轉移的控制信號。LD(LD1、LD2、LD3)為并行置數控制信號，CLR(CLR1、CLR2、CLR3)為異步清零信號，ENA(ENA1、ENA2)為計數使能信號，J為加/減計數控制信號，G(G1、A、B、C)為譯碼器控制信號，FO為各工序電磁閥和指示燈控制信號。

　　系統工作方式如下:當系統處于初始狀態(tài)或復位信號reset有效時(shí)，系統處于復位狀態(tài)。按下自動(dòng)工作鍵C0，系統進(jìn)入加料工序并開(kāi)始自動(dòng)控制離心機的運行。以加水工序為例，首先在加水預置數狀態(tài)(water_ld)時(shí)，狀態(tài)機輸出信號FO，開(kāi)啟加水電磁閥及指示燈，同時(shí)輸出信號G控制選通加水時(shí)間預置數，在LD1信號的控制下，將預置數送入COUNTER1。此時(shí)ENA1=1，J=1，使計數器為減計數狀態(tài)。然后，在下一個(gè)時(shí)鐘周期進(jìn)入加水工作狀態(tài)(water)，并開(kāi)始減計時(shí)。當計時(shí)為零時(shí)，計數器發(fā)出借位信號R1作為此工序結束的信號送入狀態(tài)機，使其轉入下一個(gè)工作狀態(tài)。根據系統要求可畫(huà)出狀態(tài)轉移圖如圖3所示。其中圖3表示各狀態(tài)轉移的順序和轉移條件，表1列出了與各狀態(tài)相應的輸出信號值。


按照狀態(tài)轉移圖可編寫(xiě)狀態(tài)機的VHDL源程序。采用雙進(jìn)程描述法設計的離心機控制器源程序如下:

library ieee；

use ieee.std_logic_1164.all；

entity controller is

port (c0，reset: in std_logic；

clk1，k1，k2，r1，r2，r3: in std_logic；

clr1，clr2，clr3，j，enal，ena2: out std_logic；

ld1，ld2，ld3，g1，a，b，c: out std_logic；

fo: out std_logic_vector(6 downto 0))；

end controller；