用VHDL設計有限狀態(tài)機的方法

end if；

end process state_clocked；

end state_machine；利用EDA軟件MAX+plus Ⅱ對該程序進(jìn)行編譯、仿真，其仿真波形見(jiàn)圖4。

　從圖4仿真波形圖上可以看出，狀態(tài)機的輸出信號有許多“毛刺”產(chǎn)生。如何消除這些“毛刺”是下面將討論的問(wèn)題。

3 在狀態(tài)機設計中如何消除“毛刺”

　　在同步電路中，一般情況下“毛刺”不會(huì )產(chǎn)生重大影響。因為“毛刺”僅發(fā)生在時(shí)鐘有效邊沿之后的一小段時(shí)間內，只要在下一個(gè)時(shí)鐘有效邊沿到來(lái)之前“毛刺”消失即可。但是，由于狀態(tài)機的輸出信號都是作為其它功能模塊的控制信號，如果這些控制信號作為異步控制(如本系統中的CLR)、三態(tài)使能控制或時(shí)鐘信號來(lái)使用，則將會(huì )使受控模塊發(fā)生誤動(dòng)作，造成系統工作混亂。因此，在這種情況下必須保證狀態(tài)機的輸出沒(méi)有“毛刺”。

　　消除狀態(tài)機輸出信號的“毛刺”有以下三種方案:

　　·在狀態(tài)機輸出信號較少的情況下，直接把狀態(tài)作為輸出信號;

　　·對于順序遷移的狀態(tài)機，選擇雷格碼作為狀態(tài)編碼;

　　·在Moore型或Mealy型狀態(tài)機基礎上，用時(shí)鐘同步輸出信號。

　　本設計采用后兩種方案，較簡(jiǎn)便。雷格碼的特點(diǎn)是:當狀態(tài)機改變狀態(tài)時(shí)，狀態(tài)向量中僅1位發(fā)生變化。與前面用可枚舉類(lèi)型定義的狀態(tài)變量不同，現在選用常數來(lái)指定各狀態(tài)變量的取值為格雷碼。修改部分設計程序如下:

若要完全消除狀態(tài)機的“毛刺”，則應采用第三種方案。這時(shí)，設計程序要作相應改變，狀態(tài)的轉移和輸出信號的賦值要寫(xiě)在同一個(gè)時(shí)鐘進(jìn)程中。

　　綜上所述，采用VHDL設計狀態(tài)機，能夠大大降低設計難度。使用雙進(jìn)程描述風(fēng)格編寫(xiě)VHDL設計程序，可以清楚地在一個(gè)進(jìn)程中確定狀態(tài)的轉移和對輸出的賦值，而且具有易于建立、理解和維護的優(yōu)點(diǎn)。特別針對大型或具有大量狀態(tài)轉移和輸出信號的狀態(tài)機設計，將會(huì )更加顯示出它的優(yōu)勢。對于狀態(tài)機輸出信號所產(chǎn)生的“毛刺”，可以按照系統的要求，根據不同的情況采用相應的設計方案予以消除