QDR SRAM與Spartan3 FPGA的接口設計

　　該設計的難點(diǎn)就在于如何滿(mǎn)足CY7C1302的時(shí)序要求。所有的CY7C1302信號都被寄存在I/O緩沖器以及HSTL緩沖器中。在寫(xiě)周期的時(shí)間里，所有的信號必須滿(mǎn)足那些數據建立和保持時(shí)間的要求。這就意味著(zhù)必須應付來(lái)自Spartan FPGA(時(shí)鐘輸出)的傳輸總延遲，板的接線(xiàn)延遲以及QDR的記憶建立時(shí)間。所有的延遲總和必須少于寫(xiě)操作的時(shí)間周期，即要求：

　　Tco(FPGA)+Tpd(Board)+Tsu(QDR SRAM)實(shí)際：

　　2.5ns+0.6ns+0.8ns=3.8ns

　　可見(jiàn)時(shí)鐘輸出時(shí)間和QDR的建立時(shí)間值分別為2.5ns和0.8ns。因此對板延遲來(lái)說(shuō)有個(gè)很充足的時(shí)間盈余，QDR存儲器要求必須有0.5ns的保持時(shí)間。

　　在讀周期時(shí)間，數據必須滿(mǎn)足FPGA的建立和保持時(shí)間。

　　即：

　　Tco(QDR SRAM)+Tpd(Board)+Tsu(Spartan3)實(shí)際：

　　2.5ns+0.6ns+1.55ns=4.65ns

　　Spartan3系列FPGA的建立時(shí)間是1.55ns。再加上QDR SRAM的時(shí)鐘輸出時(shí)間為2.5ns，這些時(shí)間要求使得系統工作在100MHz時(shí)鐘下就可以有很充足的時(shí)間盈余。為確保該控制器的正常工作，必須要求FPGA的可配置邏輯模塊數不少于100，至少2個(gè)數字時(shí)鐘管理模塊，2個(gè)全局時(shí)鐘緩沖模塊以及119個(gè)I/O緩沖模塊。若使用更快速的Spartan3系列FPGA可以使該設計的接口性能得到進(jìn)一步的提高。

　　2.2.2設計的綜合

　　經(jīng)過(guò)綜合以后的結果表明：完全控制器的邏輯圖顯示存儲器和它的三路18位總線(xiàn)之間的接口以及主機和雙重36位數據總線(xiàn)、18位地址總線(xiàn)的接口。Spartan3系列FPGA的內部時(shí)鐘工作在200MHz，由于DDR接口在時(shí)鐘的上升沿和下降沿均傳輸數據，所以外部總線(xiàn)的時(shí)鐘只需100MHz。來(lái)自主機的36位讀數據通路在內部就被分為兩個(gè)18位的部分并分別設置了寄存器鎖存。這兩個(gè)寄存器工作在200MHz的時(shí)鐘下，在時(shí)鐘的上升沿和下降沿都只允許一個(gè)寄存器發(fā)送或接收數據。

　　該設計旨在利用低成本的FPGA實(shí)現高性能QDR SRAM的接口連接。故選擇了具有低成本與豐富性能的結合Spartan-3系列的FPGA，它能夠以最高的性?xún)r(jià)比實(shí)現完整的系統功能。該接口設計的實(shí)際意義更在于，Spartan-3系列FPGA內部具有的可配置I/O單元。因為通過(guò)在實(shí)現中配置相應選項，可使不同的I/O單元滿(mǎn)足不同的I/O標準，從而使得Spartan-3系列的FPGA在通信領(lǐng)域中應用非常便捷。在該設計中存儲器控制器必須工作在HSTL電壓以便支持存儲器和存儲器控制器的輸入輸出的高速數據操作。

　　除此之外，在可編程的片上系統SOPC(System On Programmable Chip)中，為了簡(jiǎn)化系統的結構，提高系統的整體性能，必須接入外部存儲器。SOPC技術(shù)的目標就是試圖將盡可能大而完整的電子系統在單一FPGA中實(shí)現。這就必須在FPGA芯片上外接存儲器以用來(lái)存儲FPGA所要處理的數據或者在進(jìn)行數據交換時(shí)用來(lái)對數據進(jìn)行暫存以及輔助完成一些其他功能。SOPC的發(fā)展使得該設計的應用進(jìn)一步推廣。