FPGA并行數字序列傳輸與接口技術(shù)的研究和應用

1 引言

　　FPGA 技術(shù)在國內外經(jīng)過(guò)歷時(shí)十余載的以硬件、系統及應用設計為主要內容的迅速發(fā)展 之后，其現代信息處理與控制技術(shù)的發(fā)展已開(kāi)始崛起。顯然，一系列以乘法和加法為主的現 代信息處理算法能夠發(fā)揮FPGA 全并行算法的優(yōu)勢，然而，算法中反復遇到的數字信息在節 點(diǎn)與模塊之間的序貫傳遞和交接，則給多路并行處理過(guò)程帶來(lái)了時(shí)差和異步的問(wèn)題。例如， 系統辨識[1]的最小二乘參數估計算法中，信息壓縮矩陣與模型參數估計向量在并行地進(jìn)行著(zhù) 遞推計算，而無(wú)數次循環(huán)的中間結果則需要進(jìn)行首尾交接；人工神經(jīng)網(wǎng)絡(luò )[2]的訓練與執行中 同一層的所有節點(diǎn)的各路輸入在進(jìn)行著(zhù)并行的加權求和與活化函數的代入計算，但層與層之 間則需要進(jìn)行節點(diǎn)間的數據交錯傳遞；同樣，Kalman 濾波[3]算法中的觀(guān)測向量、狀態(tài)向量、 控制向量與噪聲向量都在相鄰的兩個(gè)時(shí)刻之間進(jìn)行著(zhù)數據傳遞。由于在同一層次上被并行地 執行的各路的行進(jìn)速度并不相同，交接的過(guò)程就需要互相等待，整個(gè)過(guò)程就需要統一控制， 否則將會(huì )出現數據丟失或傳輸阻塞。

　　本文將從硬件結構與功能的Verilog 語(yǔ)言數據流描述的角度，逐層討論問(wèn)題的解決辦法 。

　　2 FPGA 的數據傳輸接口

　　2.1 模塊內的數據傳輸

　　在一個(gè)模塊內，變量之間的數據傳輸接口的性質(zhì)可分別用 reg（寄存功能，有延時(shí)性） 和wire（連線(xiàn)功能，無(wú)延時(shí)性）來(lái)定義。Reg 型常表示“always”（ 觸發(fā)器）模塊的指定信 號，前者由后者通過(guò)使用行為描述語(yǔ)句來(lái)表達邏輯關(guān)系。

　　而wire 型常表示“assign”關(guān)鍵字的制定組合邏輯信號。當輸入輸出信號類(lèi)型默認時(shí)自 動(dòng)定義為wire 型。wire 型信號可以用作任何方程式的輸入，并且wire 型變量通常是用來(lái)表 示單個(gè)門(mén)驅動(dòng)或連續賦值語(yǔ)句驅動(dòng)的網(wǎng)絡(luò )型數據。

　　2.2 模塊間的數據傳輸

　　模塊間的數據傳輸接口例如延時(shí)輸出寄存器，它是一個(gè)使用了可控延時(shí)寄存器功能的AND 邏輯模塊（記作AND_G2）的數據流描述如下：

　　該程序中AND_G2_teST 為頂層模塊，AND_G2 作為一個(gè)單獨的模塊被頂層模塊所調 用。通過(guò)綜合控制，A、B 的輸入信號達到同步。

　　3 FPGA-信息處理實(shí)例—簡(jiǎn)單人工神經(jīng)網(wǎng)絡(luò )設計

　　一個(gè)包括三個(gè)輸入、單個(gè)輸出、一個(gè)三節點(diǎn)隱含層的前向型人工神經(jīng)網(wǎng)絡(luò )結構如圖1 所示。下面從多個(gè)角度討論數據的處理與傳輸。

　　3.1 信息處理數學(xué)過(guò)程為：