嵌入式微處理器IP core設計與分析

以中斷處理子狀態(tài)機設計為例，對子狀態(tài)機的設計進(jìn)行說(shuō)明，狀態(tài)轉換圖如圖4所示。

(2)存儲器模塊的設計
存儲器是數字系統的重要組成部分，數據處理單元的處理結果需要存儲，許多處理單元的初始化數據也需要存放在存儲器中。本文的存儲器結構，采用的是將程序存儲器和數據存儲器分開(kāi)尋址的哈佛結構。同時(shí)又將數據存儲器分為內部數據存儲器和外部數據存儲器兩部分來(lái)設計。
(3)中斷系統設計
本文中的中斷系統在控制通路來(lái)完成，共提供了5個(gè)中斷源，同時(shí)通過(guò)對中斷優(yōu)先級寄存器IP中的某位的置位或清除，可以把每個(gè)中斷源分別編程為高優(yōu)先級或低優(yōu)先級。如表1所示。

(4)定時(shí)器／計數器模塊的設計
定時(shí)器／計數器是微處理器中重要的外圍模塊，它主要是完成作為定時(shí)器和事件計數器的功能。在作為定時(shí)器工作時(shí)，每一個(gè)機器周期使定時(shí)寄存器加1計數。在作為事件計數器工作時(shí)，是對外部輸入負跳變信號做加法計數，規定在每個(gè)機器周期的某一狀態(tài)采樣此信號，在前一個(gè)周期采樣到“1”，后一個(gè)周期采樣到“0”時(shí)計數加1，而在檢測到跳變信號后的那個(gè)周期的下一個(gè)狀態(tài)時(shí)，新的計數值裝入計數寄存器。

3 系統綜合、仿真驗證與性能分析
在整個(gè)微處理器IP核的設計過(guò)程中，利用可編程邏輯器件進(jìn)行電路驗證對于保證設計的正確性和投片成功十分重要。在FPGA的設計流程中包括三種基本的驗證方法：HDL、RTL級描述仿真，門(mén)級仿真和布線(xiàn)后的時(shí)序仿真。具體驗證流程如圖5所示。仿真的目的就是要確認設計的正確性。如果出錯的話(huà)，則通過(guò)分析仿真器的輸出波形，找出出錯的原因，并對原設計進(jìn)行修改。