高速DSP系統的電路板級電磁兼容性分析與設計

　　通常地層上的隔縫不是在分地時(shí)、有意識地加上的，有時(shí)隔縫是因為板上的過(guò)孔過(guò)于接近而產(chǎn)生的，因此在PCB設計中應盡量避免該種情況發(fā)生。

　　電源線(xiàn)的布置要和地線(xiàn)結合起來(lái)考慮，以便構成特性阻抗盡可能小的供電線(xiàn)路。為了減小供電用線(xiàn)的特性阻抗，電源線(xiàn)和地線(xiàn)應該盡可能的粗，并且相互靠近，使供電回路面積減到最小，而且不同的供電環(huán)路不要相互重疊。在集成芯片的電源腳和地腳之間要加高頻去耦電容，容量為O.01～O.1μF，而且為了進(jìn)一步提高電源的去耦濾波的低頻特性，在電源引入端要加上1個(gè)高頻去耦電容和1個(gè)1～10μF的低頻濾波電容。

　　在多層電路板中，電源層和地層要放置在相鄰的層中，從而在整個(gè)電路板上產(chǎn)生一個(gè)大的PCB電容消除噪聲。速度最快的關(guān)鍵信號和集成芯片應當布放在臨近地層一邊，非關(guān)鍵信號則布放在靠近電源層一邊。因為地層本身就是用來(lái)吸收和消除噪聲的，其本身幾乎是沒(méi)有噪聲的。

　　2.3 信號線(xiàn)的布置

　　不相容的信號線(xiàn)之間能產(chǎn)生耦合干擾，所以在信號線(xiàn)的布置上要把它們隔離，隔離時(shí)采取的措施有：

　　(1)不相容信號線(xiàn)應相互遠離，不要平行，分布在不同層上的信號線(xiàn)走向應相互垂直，這樣可以減少線(xiàn)間的電場(chǎng)和磁場(chǎng)耦合干擾;

　　(2)高速信號線(xiàn)特別是時(shí)鐘線(xiàn)要盡可能的短，必要時(shí)可在高速信號線(xiàn)兩邊加隔離地線(xiàn);

　　(3)信號線(xiàn)的布置最好根據信號流向順序安排，一個(gè)電路的輸入信號線(xiàn)不要再折回輸入信號線(xiàn)區域，因為輸入線(xiàn)與輸出線(xiàn)通常是不相容的。

　　當高速數字信號的傳輸延時(shí)時(shí)間Td>Tr(Tr為信號的脈沖上升時(shí)間)時(shí)，應考慮阻抗匹配問(wèn)題。因為錯誤的終端阻抗匹配將會(huì )引起信號反饋和阻尼振蕩。通常線(xiàn)路終端阻抗匹配的方法有串聯(lián)源端接法、并聯(lián)端接法、RC端接法、Thevenin端接法4種。

　　(1)串聯(lián)源端接法

　　圖3為串聯(lián)源端接電路。

　　源端阻抗Zs和分布在傳輸線(xiàn)上的阻抗Zo之間，加上源端接電阻Rs，用來(lái)完成阻抗匹配，Rs還能吸收負載的反饋。這里的Rs必須離源端盡可能的近，理論上應為Rs=Zo-Zs中的實(shí)數值。一般Rs取15～75Ω。

　　(2)并聯(lián)端接法

　　圖4為并聯(lián)端接電路。附加1個(gè)并聯(lián)端電阻Rp，這樣Rp與ZL并聯(lián)后就與Zo相匹配。這個(gè)方法需要源驅動(dòng)電路來(lái)驅動(dòng)一個(gè)較高的電流，能耗很高，所以在功耗小的系統中不適用。

　　(3)RC端接法

　　圖5為RC端接電路。該方法類(lèi)似于并聯(lián)端接電路，但引入了電容C1，此時(shí)R用于提供匹配Zo的阻抗。C1為R提供驅動(dòng)電流并過(guò)濾掉從傳輸線(xiàn)到地的射頻能量。因此與并聯(lián)端接方法相比，RC端接電路需要的源驅動(dòng)電流更少。R和C1的值由Zo，Tpd(環(huán)路傳輸延遲)和終端負載電容值Cd決定。時(shí)間為常數，RC=3Tpd，其中R∥ZL=Zo，C=C1∥Cd。

　　(4)Thevenin端接法

　　圖6為T(mén)hevenin端接電路。該電路由上拉電阻R1和下拉電阻R2組成，這樣就使邏輯高和邏輯低與目標負載相符。其中，R1和R2的值由R1∥R2=Zo決定，R1+R2+ZL的值要保證最大電流不能超過(guò)驅動(dòng)電路容量。

　　3 結語(yǔ)

　　本文通過(guò)對電子產(chǎn)品電磁環(huán)境的分析，確定高速DSP系統中產(chǎn)生干擾的主要原因，并針對這些原因，通過(guò)對高速DSP系統的多層板布局、器件布局以及PCB布線(xiàn)等方面進(jìn)行分析，給出有效降低DSP系統的干擾、提高電磁兼容性能的措施。從設計層次保證了高速DSP系統的有效性和可靠性。合理布局設計，減少噪聲，降低干擾，避開(kāi)不必要的失誤，對系統性能的發(fā)揮起到不可低估的作用。