基于多處理器的可識別方位引信信號處理系統

3．2 多處理器協(xié)同工作下高速數據傳輸
由于設計中采用FPGA+DSP的系統構成方式，由兩片FPGA完成4路多普勒信號的FFT運算、求模運算等，由DSP完成后續復雜算法計算。對于每幀運算，經(jīng)2片FPGA處理得到的4路信號頻域信息能夠快速、同步、準確的傳到下級DSP芯片中，是多處理器設計中的難點(diǎn)。
以256點(diǎn)，8位FFT運算為例，在兩片FPGA進(jìn)行完FFT運算和模值運算后，得到4路多普勒信號的頻域信息，共4路×256點(diǎn)×8位數據，這些數據后要進(jìn)行頻域單元平均恒虛警算法判斷是否存在目標，以及用消比幅算法來(lái)判斷目標的方位信息。而進(jìn)行下一步處理，首先要完成4路頻域數據的傳輸問(wèn)題，在信號處理系統設計中，數據處理有實(shí)時(shí)性處理的要求，并且FPGA與DSP之間只有一個(gè)數據通路，如果將4路數據串行傳輸，傳輸時(shí)間將大幅增加，直接導致信號處理系統不能滿(mǎn)足實(shí)時(shí)性要求。基于這樣的考慮，在傳輸數據之前首先將4路×256點(diǎn)×8位數據，轉化為1路×512點(diǎn)×16位的頻域數據，通過(guò)DSP的16位數據通路傳輸數據，這種數據預處理方法需要將兩片FPGA的數據進(jìn)行融合，在緩存模塊的軟件設計中，首先將FPGA1和FPGA2中的兩路FFT運算結果2路×8位融合成1路×16位數據，再將FPGA2中的處理結果傳至FPGA1中，將兩片FPGA的處理結果分別存入兩個(gè)雙口RAM中，兩個(gè)存儲器統一由DSP地址總線(xiàn)控制，增設存儲器選擇端，同一時(shí)刻僅有一個(gè)RAM向DSP傳輸數據。多級數據緩存示意圖如圖8所示。

根據上述原理進(jìn)行數據緩存設計，本系統能夠快速、4通道同步、準確地將頻域處理結果送制下級運算中，保證了系統的準確性和快速性。
3．3 高速信號處理中的多級流水設計
由于引信與目標高速交會(huì )，要正確識別目標、精確控制炸點(diǎn)，就必須在較短的時(shí)間內處理大量的回波信息。定向毫米波引信數字信號處理立足于干擾條件下探測識別目標的設計理念，更需要在短時(shí)間內對多個(gè)象限的回波信號做多批次的處理并進(jìn)行特征積累，完成干擾模式的識別和目標的精確檢測及定位。因此，對信號處理的快速性、實(shí)時(shí)性要求更高。
為保證系統工作的實(shí)時(shí)性，在整個(gè)信導處理系統設計中采用了多級流水線(xiàn)處理，首先將整個(gè)信號處理系統分為時(shí)頻轉換和目標檢測、方位識別兩級大流水線(xiàn)，在FPGA的設計中，將整個(gè)時(shí)頻轉換也分為數據接收緩存、FFT運算、求模運算、數據輸出緩存等模塊。在每個(gè)模塊設計中，又將各模塊運進(jìn)行分級處理，多級流水線(xiàn)處埋保證了整個(gè)信號處理系統的實(shí)時(shí)性和快速性。多級流水的思想利用了FPGA內部的豐富資源、面積換取了速度，大幅提高了系統關(guān)鍵路徑的最高時(shí)鐘頻率，fmax。

4 結束語(yǔ)
文中設計了一種基于多處理器的數字信號處理機，不僅實(shí)現了引信的頻域目標檢測算法，同時(shí)實(shí)現了基于多普勒比幅算法的方位識別算法，具有8象限的方位識別能力，信號處理器裝調完成后，對信號處理電路進(jìn)行了不同交會(huì )狀態(tài)的數據回放，結果表明，該信號處理器能夠在不同的交會(huì )條件下，準確給出目標存在信號和目標方位信息，實(shí)現8象限的目標方位識別。