Xilinx UltraScale 架構—業(yè)界首款ASIC級All Programmable架構

　　通過(guò)UltraScale架構提供的高布線(xiàn)效率從根本上完全消除了布線(xiàn)擁塞問(wèn)題。結果很簡(jiǎn)單：只要設計合適，布局布線(xiàn)就沒(méi)有問(wèn)題。這樣也使器件利用率達到90%以上，且不降低性能或增加系統時(shí)延。

　　下面的這兩幅圖顯示出UltraScale架構以及Vivado設計套件的相應改進(jìn)對于系統性能和器件利用率的改善效果。與競爭產(chǎn)品PLD 架構相比，UltraScale架構將利用率和性能提升到了全新的高度，無(wú)需像PLD架構那樣為了實(shí)現設計目標，不得不在利用率、性能、時(shí)延和延長(cháng)布局布線(xiàn)時(shí)間等方面進(jìn)行權衡取舍?！　?/p>

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　　圖4中左圖的藍綠色區域表示：如果系統設計適合使用UltraScale器件，那么就可以布線(xiàn)，而且不受設計復雜性和器件利用率方面的制約。左圖中的灰色區域表明Vivado設計套件在任何利用率水平下的運行速度都比競爭設計工具快2至12倍。兩幅圖的藍綠色區域都表明Vivado 設計套件是唯一可以在高器件利用率條件下對大型復雜系統設計進(jìn)行布局布線(xiàn)的工具。同時(shí)，右圖的灰色區域顯示采用Vivado設計套件創(chuàng )建出設計的速度在任何利用率等級下都比競爭產(chǎn)品快25%。UltraScale架構可支持海量數據流與布線(xiàn)，Vivado設計套件與之結合使用，能夠在競爭產(chǎn)品無(wú)法企及的設計空間內提供更高的系統性能。

　　UltraScale架構3D集成可增強所有功能

　　最新Virtex^? UltraScale和Kintex^? UltraScale系列成員產(chǎn)品能使賽靈思第二代3D IC架構中的連接功能資源數量及相關(guān)晶片間帶寬實(shí)現階梯式增長(cháng)。布線(xiàn)、帶寬和最新3D IC大容量存儲器優(yōu)化接口容量的顯著(zhù)增加能確保新一代應用在極高的利用率水平下實(shí)現目標性能。

　　實(shí)現快速、智能處理

　　從噪聲中提取更多信號，創(chuàng )建更加逼真的畫(huà)面，以及應對無(wú)止境的數據包流量增長(cháng)，所有這些都在對智能處理性能提出更高要求。與此同時(shí)，還要將成本控制在規定的預算范圍內，這樣就給設計帶來(lái)了諸多實(shí)際限制。簡(jiǎn)言之，市場(chǎng)需要以更少的成本實(shí)現更高的系統性能，這是大多數電子產(chǎn)業(yè)永恒不變的趨勢。而賽靈思的UltraScale器件非常適合滿(mǎn)足這些多元化的設計要求。

　　最新的27x18位乘法器和雙加法器以及關(guān)鍵路徑優(yōu)化功能顯著(zhù)提升了定點(diǎn)和IEEE 754標準浮點(diǎn)算法的性能與效率。UltraScale架構能夠讓雙精度浮點(diǎn)運算的資源利用率實(shí)現1.5倍的效率提升，并具有更多的DSP資源數量，因此可以滿(mǎn)足新一代應用在TMAC處理性能和集成方面的要求，并實(shí)現最優(yōu)價(jià)格點(diǎn)。

　　UltraScale架構經(jīng)過(guò)專(zhuān)門(mén)優(yōu)化，可解決以數百Gbps速率運行的包處理功能有關(guān)的關(guān)鍵路徑瓶頸問(wèn)題，這些功能包括：誤差校正與控制(ECC)、循環(huán)冗余校驗(CRC)以及前向糾錯(FEC)。增強型DSP子系統，與硬化的100 GbE MAC和Interlaken接口以及賽靈思SmartCore 包處理與流量管理IP完美結合在一起，采用最佳封裝，能夠實(shí)現線(xiàn)速高達數百Gbps的包處理功能。

　　提供海量I/O和存儲器帶寬

　　UltraScale架構能在顯著(zhù)增強高速SerDes收發(fā)器性能的同時(shí)大幅降低其功耗。Virtex UltraScale器件采用可支持5 Tbps以上串行系統帶寬的新一代SerDes(收發(fā)器)。ASIC級SerDes的靈活性要高于早期器件中的SerDes，同時(shí)保留了前代產(chǎn)品可靠的自適應均衡功能(自動(dòng)增益控制、連續時(shí)間線(xiàn)性均衡、判定反饋均衡以及sliding 滑動(dòng)DFE)。賽靈思的自適應均衡功能可將誤碼率維持在無(wú)法察覺(jué)的水平(<10?17)并允許UltraScale SerDes直接驅動(dòng)每秒高達數GHz的高速背板。

　　賽靈思UltraScale架構集成了多個(gè)DDR3/4-SDRAM存儲控制器以及硬化的DDR物理層(PHY)片上模塊，從而將存儲器接口功能推向一個(gè)全新高度。UltraScale器件包含：

　　· 更多SDRAM控制器
　　· 更廣泛的SDRAM端口
　　· 更快的存儲器端口

　　硬化的SDRAM PHY模塊與軟核PHY相比能夠將讀取時(shí)延降低30%，同時(shí)它具有控制DDR4 SDRAM的能力，可將外部存儲器功耗降低20%以上。

　　片上模塊RAM(BRAM)經(jīng)重新構建后可與系統中其它可編程模塊性能相匹配并降低功耗。利用新的架構特性，設計人員無(wú)需使用其它片上布線(xiàn)或邏輯資源就能高效創(chuàng )建出大規?？焖賀AM陣列和FIFO。

　　UltraScale架構滿(mǎn)足新一代系統的系統級功耗要求

　　每一代All Programmable邏輯器件系列都能顯著(zhù)降低系統級功耗，UltraScale架構正是建立在這一傳統優(yōu)勢之上。低功耗半導體工藝以及通過(guò)芯片與軟件技術(shù)實(shí)現的寬范圍靜態(tài)與動(dòng)態(tài)電源門(mén)控可將系統總功耗降低至賽靈思7系列FPGA(業(yè)界最低功耗的All Programmable器件)的一半?！　?/p>