Xilinx UltraScale 架構—業(yè)界首款ASIC級All Programmable架構

　　系統設計人員將這些系統級功能進(jìn)行多種組合，以解決各種問(wèn)題。下面的寬數據路徑方框圖可以很好地說(shuō)明這一問(wèn)題?！　?/p>本文引用地址：http://dyxdggzs.com/article/147355.htm

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　　圖中，高速數據流(Tbps級的匯聚速率)從左側進(jìn)入再從右側流出?？赏ㄟ^(guò)運行速度為數Gbps的高速SerDes收發(fā)器進(jìn)行I/O傳輸。一旦以數Gbps速度傳輸的串行數據流進(jìn)入芯片，就必須扇出，以便與片上資源的數據流、路由和處理能力相匹配。新一代系統要求使用極高的數據速率，因此時(shí)鐘歪斜、大量總線(xiàn)布置以及系統功耗管理方面的挑戰會(huì )達到令人生畏的程度。

　　UltraScale架構提供類(lèi)似ASIC時(shí)鐘功能

　　多虧UltraScale 架構提供類(lèi)似ASIC的多區域時(shí)鐘功能，使得設計人員現在可以將系統級時(shí)鐘放在整個(gè)晶片的任何最佳位置上，從而使系統級時(shí)鐘歪斜降低多達50%。將時(shí)鐘驅動(dòng)的節點(diǎn)放在功能模塊的幾何中心并且平衡不同葉節點(diǎn)時(shí)鐘單元(leaf clock cell)的時(shí)鐘歪斜，這樣可以打破阻礙實(shí)現多Gb系統級性能的一個(gè)最大瓶頸。UltraScale架構的類(lèi)似ASIC時(shí)鐘功能消除了時(shí)鐘放置方面的一切限制并且能夠在系統設計中實(shí)現大量獨立的高性能低歪斜時(shí)鐘資源，而這正是新一代設計的關(guān)鍵要求之一。這是與前幾代可編程邏輯器件所采用的時(shí)鐘方案的最大不同之處，而且實(shí)現了重大改進(jìn)。

　　新一代路由：從容應對海量數據流挑戰

　　UltraScale架構的新一代互連功能與Vivado軟件工具進(jìn)行了協(xié)同優(yōu)化，在可編程邏輯布線(xiàn)方面取得了真正的突破。賽靈思將精力重點(diǎn)放在了解和滿(mǎn)足新一代應用對于海量數據流、多Gb智能包處理、多Tb吞吐量以及低時(shí)延方面的要求。通過(guò)分析我們得出一個(gè)結論，那就是在這些數據速率下，互連問(wèn)題已成為影響系統性能的頭號瓶頸。

　　我們來(lái)做個(gè)類(lèi)比。位于市中心的一個(gè)繁忙十字路口，交通流量的方向是從北到南，從南到北，從東到西，從西到東，有些車(chē)輛正試圖掉頭，所有交通車(chē)輛試圖同時(shí)移動(dòng)。這樣通常就會(huì )造成大堵車(chē)?，F在考慮一下將這一十字路口精心設計為現代化高速公路或主干道，情況又會(huì )如何。道路設計人員設計出了專(zhuān)用坡道(快行道)，用以將交通流量從主要高速路口的一端順暢地疏導至另一端。交通流量可以從高速路的一端全速移動(dòng)到另一端，不存在堵車(chē)現象。下面的兩幅圖說(shuō)明了這一觀(guān)點(diǎn)：　　

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　　賽靈思為UltraScale架構加入了類(lèi)似的快速通道。這些新增的快速通道可供附近的邏輯單元之間傳輸數據，盡管這些單元并不一定相鄰，但它們仍通過(guò)特定的設計實(shí)現了邏輯上的連接。這樣，UltraScale架構所能管理的數據量就會(huì )呈指數級上升，如下圖所示?！　?/p>

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