讓手機和電視變得更智能

　　五年前，移動(dòng)電話(huà)體驗便因為能訪(fǎng)問(wèn)互聯(lián)網(wǎng)而開(kāi)始有了改變。但是如果你手機用的SoC主頻只有 500 MHz，那么你可能需要更多的運氣才能讓它運行順暢。

　　但今天，一個(gè)新款智能手機的處理能力可能是五年前的 10 倍或更高。消費電子領(lǐng)域中聯(lián)網(wǎng)內容的革命驅動(dòng)了如此大幅度的性能提升——任何設備都能隨時(shí)隨地訪(fǎng)問(wèn)內容——這個(gè)愿景已不僅擴大到移動(dòng)電話(huà)，還包括電視和機頂盒，并且成為推動(dòng)平板電腦興起的重要因素。

　　要在消費電子設備上通過(guò)網(wǎng)絡(luò )瀏覽器提供令人驚艷的用戶(hù)體驗，取決于許多因素，包括訪(fǎng)問(wèn)內容、設備尺寸/用戶(hù)界面和性能等。讓我們更進(jìn)一步探討性能特性，以它作為下一代連網(wǎng)消費電子應用處理器需求的考量之一。

　　如果僅希望通過(guò)改變一個(gè)設計參數，就達到數量級的性能提升是非常困難的，過(guò)去五年來(lái)，這樣的做法已經(jīng)面臨瓶頸。從整體來(lái)看，性能增益主要來(lái)自主頻的提升，從1 GHz 到甚至 1.5 GHz，然后再將單核擴展到多核來(lái)增加更多的平行處理能力。這兩個(gè)因素大約能提升4到6倍的性能。

　　但不幸的是，對業(yè)界來(lái)說(shuō)，主頻翻番和增加平行處理能力，在未來(lái)五年中能發(fā)揮的作用將越來(lái)越小。摩爾定律描述的比例——通過(guò)持續躍遷到更小的制程來(lái)達到更高頻率與更低功率——已逐漸面臨面臨極限。過(guò)去五年來(lái)，設計方面的進(jìn)步對提升頻率的貢獻，同工藝進(jìn)步起到的作用差不多相同。移動(dòng)電話(huà)的設計目標已與過(guò)去不同;五年前，優(yōu)先任務(wù)是要降低功耗，接下來(lái)才是在設定的功耗預算中提升性能。但現在，標準已經(jīng)改變，設計的優(yōu)先要素是超越最低性能等級，然后才是盡可能將功耗降到最低。

　　擴展到多核的應用處理器技術(shù)，雖然是大幅提升性能的最佳方式，但還是有諸多實(shí)際限制。在硬件中提供更多內核，只有在軟件能夠充分發(fā)揮硬件功能時(shí)才會(huì )有效。這一直以來(lái)都是業(yè)界爭論的話(huà)題，這一點(diǎn)容我留到下次再來(lái)闡述。不僅軟件需要改進(jìn)才能滿(mǎn)足如今智能設備多核處理器需求，新興的四核設計還有更多的問(wèn)題有待解決。

　　過(guò)去五年來(lái)，性能目標都是朝著(zhù)“極致”的方向發(fā)展，對小型、電池供電設備來(lái)說(shuō)也是如此。因此，現在的問(wèn)題是，還有什么辦法可以為連網(wǎng)消費應用提供更多處理器性能?這里有兩個(gè)重要關(guān)鍵點(diǎn)：采用專(zhuān)用處理器/加速器，以及設計更先進(jìn)的CPU 微架構。增加浮點(diǎn)運算單元 (FPU)、協(xié)處理器和專(zhuān)用圖形處理單元 (GPU) 等功能模塊，已成為常見(jiàn)的做法。多年來(lái)，半導體 IP 供應商已經(jīng)能提供這些 IP 模塊，但是在智能手機、電視和機頂盒中不斷涌現更多的聯(lián)網(wǎng)內容、復雜圖形用戶(hù)界面、應用程序和游戲，這些模塊將繼續不斷提升功能和性能，包括與 CPU 的更緊密整合，以及軟件上的互補，如此才能更好地分配任務(wù)，將所有SoC中的處理單元利用到極致。

　　這就涉及到應用處理器設計本身。從MIPS看來(lái)，我們一直以來(lái)都能為客戶(hù)提供可綜合的軟核 IP，讓 SoC 設計人員能自由配置內核的多項特性，以滿(mǎn)足應用程序的需求。相同的處理器內核會(huì )用在不同的SoC中，并面向網(wǎng)絡(luò )、數字電視和智能手機等不同應用，每個(gè)芯片的配置可能會(huì )非常不同，需要根據使用情況調配。根據 MIPS 在 Java、JavaScript、網(wǎng)頁(yè)瀏覽和在Linux和Android上運行的相關(guān)經(jīng)驗，我們對消費設備所需的 CPU 配置建議已經(jīng)有了明顯改變。

　　五年前，常見(jiàn)的數字電視或移動(dòng)電話(huà) CPU 會(huì )包括 16KB L1 指令與數據cache、不需要L2 cache、32個(gè) TLB入口、無(wú)需FPU，操作系統 (OS) 可配置為 4KB頁(yè)面大小。過(guò)去幾年，我們建議SoC設計人員將L1 cache容量加倍，增加一個(gè)容量為總L1 cache 4-8倍的L2 cache，并將每個(gè)內核MMU中的TLB 入口數加大、采用我們的FPU協(xié)處理器，并將OS頁(yè)面大小配置為16KB。這樣能為相關(guān)軟件負載提供雙倍或甚至更多的性能。

　　但是，在既有處理器內核上調整配置選項只能帶來(lái)暫時(shí)的效益，我們還需采取更多方法才能為下一代產(chǎn)品提升CPU的架構性能。如果制造工藝無(wú)法在未來(lái)帶來(lái)更高的主頻，而且消費電子的軟件并行化過(guò)程不能達到理想程度，那么每個(gè)處理器的設計都必須能有效執行更多工作才行。更高性能的CPU設計已開(kāi)始朝更寬的指令執行、更深流水線(xiàn)、亂序執行、提升線(xiàn)程平行處理能力等方向發(fā)展。但在采用這些設計方法時(shí)，仍須確保能滿(mǎn)足消費電子產(chǎn)品對功耗和成本限制的敏感要求。為了要讓先進(jìn)CPU達到這些目標，必須具備很好的分支預測能力、更多的TLB和其他增強性能，才能確保執行流水線(xiàn)能充分發(fā)揮作用。

　　這是聯(lián)網(wǎng)消費電子產(chǎn)品應用處理器的未來(lái)發(fā)展，這也是為什么你會(huì )看到市場(chǎng)上出現專(zhuān)為推動(dòng)下一代消費電子SoC設計的新款內核IP產(chǎn)品——MIPS的proAptiv 多處理內核系列——它能為單核性能帶來(lái)顯著(zhù)的提升，并同時(shí)兼顧高效率及完美平衡的微架構優(yōu)勢，將能充分滿(mǎn)足新一代消費電子產(chǎn)品的處理器需求。