免費的 I/O：改進(jìn) FPGA 時(shí)鐘分配控制(圖)

　　同步數字系統中的時(shí)鐘信號(如遠程通信中使用的)為系統中的數據傳送定義了時(shí)間基準。一個(gè)時(shí)鐘分配網(wǎng)絡(luò )由多個(gè)時(shí)鐘信號組成，由一個(gè)點(diǎn)將所有信號分配給需要時(shí)鐘信號的所有組件。因為時(shí)鐘信號執行關(guān)鍵的系統功能，很顯然應給予更多的關(guān)注，不僅在時(shí)鐘的特性(即偏移和抖動(dòng))方面，還有那些組成時(shí)鐘分配網(wǎng)絡(luò )的組件。

　　FPGA開(kāi)發(fā)團隊不斷面臨過(guò)于繁瑣、復雜的時(shí)鐘網(wǎng)絡(luò )的挑戰。各種因素，包括不斷增加的I/O需求、降低成本的要求和減少印刷電路板設計更改的需要，迫使設計人員重新審視時(shí)鐘網(wǎng)絡(luò )。本文將探討FPGA時(shí)鐘分配控制方面的挑戰，協(xié)助開(kāi)發(fā)團隊改變他們的設計方法，并針對正在考慮如何通過(guò)縮小其時(shí)鐘分配網(wǎng)絡(luò )的規模來(lái)?yè)碛懈嗟?a class="contentlabel" href="http://dyxdggzs.com/news/listbylabel/label/FPGA">FPGA I/O，或提高時(shí)鐘網(wǎng)絡(luò )性能的設計者們提供實(shí)用的建議。

　　引發(fā)設計更改的因素

　　1. 電路板面積的限制

　　印刷電路板設計必須考慮到許多限制因素。包括物理尺寸、散熱要求、走線(xiàn)長(cháng)度、層數和互連的類(lèi)型。隨著(zhù)每一代的設計都要求更多的功能，因而電路板的限制因素也越來(lái)越多。一種解決方案是使用可編程邏輯器件，如FPGA和CPLD，減少元件數量并降低電路板的復雜性。然而，采取這種方法的同時(shí)還可以進(jìn)一步重新審視一下時(shí)鐘分配網(wǎng)絡(luò )。不僅因為時(shí)鐘網(wǎng)絡(luò )的各種走線(xiàn)長(cháng)度，占用了大量的電路板面積，并且還用到大量的振蕩器和時(shí)鐘分配IC來(lái)產(chǎn)生當今設計中所需的多種頻率。

　　2. 時(shí)鐘網(wǎng)絡(luò )性能

　　時(shí)鐘信號及其相關(guān)的分配網(wǎng)絡(luò )對于實(shí)現當今數字系統的高性能和高可靠性來(lái)說(shuō)是至關(guān)重要的。提高同步設計整體性能的關(guān)鍵是要提高時(shí)鐘網(wǎng)絡(luò )的頻率。然而，由于一些因素，如時(shí)序容限、信號完整性和同步相關(guān)時(shí)鐘邊沿，使得時(shí)鐘網(wǎng)絡(luò )的復雜性大大增加。時(shí)鐘網(wǎng)絡(luò )使用一系列單功能的組件來(lái)設計，如扇出緩沖器、時(shí)鐘發(fā)生器、延遲線(xiàn)、零延遲緩沖器和頻率合成器。任何由于走線(xiàn)長(cháng)度不同而引起的時(shí)序錯誤，都可以通過(guò)蛇形線(xiàn)進(jìn)行走線(xiàn)長(cháng)度匹配或使用緩沖器來(lái)解決。使用試錯法選擇串聯(lián)電阻可以緩和任何走線(xiàn)阻抗與輸出驅動(dòng)器阻抗不匹配的影響。甚至可以使用專(zhuān)門(mén)的轉換器來(lái)匹配時(shí)鐘發(fā)生器和接收器IC之間的信號接口，與多種信號標準連接。然而，傳統上設計師們采用多種不太理想的解決方案，目的是為了使用盡可能少的走線(xiàn)和元器件，實(shí)現小規模且高性能的時(shí)鐘網(wǎng)絡(luò )。

　　3. 更高的FPGA I/O利用率

　　隨著(zhù)高復雜度的系統設計推動(dòng)了可編程邏輯的使用，設計人員需要更多的FPGA I/O來(lái)實(shí)現更多功能。再加上由于每個(gè)系統對FPGA I/O的需求都不同，突然之間每個(gè)I/O都變得很珍貴。當I/O受限時(shí)，簡(jiǎn)單的解決方案就必須移植到較大的FPGA上。在這種情況下，“大”可能意味著(zhù)更多的封裝引腳數或者更多查找表(LUT)的FPGA。然而，通常“大”也意味著(zhù)器件價(jià)格更昂貴。另一種解決方案是檢視I/O到底是如何被消耗的，特別是在時(shí)鐘分配網(wǎng)絡(luò )中。一個(gè)帶有扇出緩沖器的時(shí)鐘發(fā)生器需要使用多達12個(gè)I/O，這聽(tīng)起來(lái)好像不多，但是考慮到在一個(gè)應用中所需要的不同時(shí)鐘頻率的數量?，F在你可以很清楚地看到時(shí)鐘分配網(wǎng)絡(luò )用掉了多少FPGA的I/O……太多了!通過(guò)優(yōu)化時(shí)鐘網(wǎng)絡(luò )，設計師們可以使用更小的FPGA或者獲得免費的I/O來(lái)實(shí)現附加功能。

　　現代FPGA時(shí)鐘分配示例

　　高級夾層卡(Advanced MC或AMC)是一個(gè)小型的夾層卡，符合PICMG標準定義。它是開(kāi)發(fā)AdvancedTCA和MicroTCA系統時(shí)，設計師選擇的夾層卡。

　　評估時(shí)鐘源選擇的方法之一是使用一塊評估板，如LatticeECP3 AMC評估板。此板允許為5個(gè)時(shí)鐘網(wǎng)絡(luò )中的每一個(gè)提供多個(gè)時(shí)鐘源選擇，如圖1所示。

　　圖1 AMC時(shí)鐘網(wǎng)絡(luò )

　　圖1中，FPGA的SERDES/PCS核可以使用幾種可選的連接。PCS quad可用于多種、雙工SERDES通道，連接到各種千兆以太網(wǎng)接口或AMC背板。

　　● PCSA——來(lái)自板上122.88、125或156.25 MHz的時(shí)鐘源。但是，如果使用了122.88 MHz，這將禁止PCSA上任何非CPRI接口。PCSA也可以接收來(lái)自AMC背板的時(shí)鐘。

　　● PCSB和PCSC——來(lái)自板上125或156.25 MHz器件的時(shí)鐘源。它們還可以從AMC背板接收時(shí)鐘。該時(shí)鐘允許不同的速率或相同的速率時(shí)鐘分別提供給PCSB和PCSC參考時(shí)鐘。

　　● PCSD——來(lái)自板上122.88、125或156.25 MHz器件的時(shí)鐘源。它們還可以從AMC背板接收時(shí)鐘信號。

　　● 背板——連接AMC edge-finger (TCLKB)的遠程通信時(shí)鐘。這個(gè)時(shí)鐘可以在不使用時(shí)禁用。

　　* 來(lái)自AMC的時(shí)鐘：這個(gè)時(shí)鐘能夠為所有4個(gè)quad提供PCS參考時(shí)鐘的驅動(dòng)參考時(shí)鐘源。

　　* 輸入AMC的時(shí)鐘：這個(gè)時(shí)鐘能夠驅動(dòng)AMC模塊到背板，并且可以是任意PCS quad的同一個(gè)參考時(shí)鐘源。

　　如圖2所示，AMC時(shí)鐘網(wǎng)絡(luò )最初通過(guò)多個(gè)時(shí)鐘發(fā)生器控制，1?4個(gè)扇出緩沖器和一個(gè)2:1多路開(kāi)關(guān)。該方案需要38個(gè)I/O來(lái)進(jìn)行時(shí)鐘分配控制，還需要占用大量電路板面積。

　　圖2 傳統AMC時(shí)鐘網(wǎng)絡(luò )機制

　　利用一個(gè)可編程的時(shí)鐘管理器件，可以大大地優(yōu)化網(wǎng)絡(luò )(如圖3所示)。該方案僅需要18個(gè)I/O來(lái)進(jìn)行時(shí)鐘分配控制，節省了20個(gè)I/O可用于其他功能。此外，使用這種設計節省了超過(guò)3平方英寸的電路板面積。

　　這些方案通過(guò)使用兩個(gè)可編程時(shí)鐘管理器件來(lái)控制(見(jiàn)圖4)。有幾個(gè)板上振蕩器可以合成和/或扇出作為幾個(gè)時(shí)鐘的輸入。所有的時(shí)鐘變量都可以通過(guò)對時(shí)鐘管理器件的編程來(lái)進(jìn)行管理。

　　圖3 優(yōu)化的AMC時(shí)鐘網(wǎng)絡(luò )設計

　　圖4 AMC時(shí)鐘網(wǎng)絡(luò )控制

　　可編程性重新定義了時(shí)鐘網(wǎng)絡(luò )

　　一個(gè)可編程的時(shí)鐘分配IC，如ispClock5406D專(zhuān)門(mén)為高性能的通信和計算應用而設計，如PCI Express、ATCA、MicroTCA和AMC。這些可編程IC的主要功能包括一個(gè)超低相位噪聲的PLL、輸出部分支持多種邏輯標準和雙偏移控制。

　　這類(lèi)可編程時(shí)鐘分配IC的主要優(yōu)點(diǎn)包括：

　　● 可編程偏移通過(guò)減少蜿蜒的走線(xiàn)從而簡(jiǎn)化了電路板布局，并有助于增加時(shí)序容限、縮短設計時(shí)間。

　　● 能夠通過(guò)一個(gè)可編程的輸出阻抗特性來(lái)匹配走線(xiàn)阻抗。與更高的輸出VCC和接地引腳相結合，提高了時(shí)鐘信號的完整性。此外，由于輸出阻抗可以按每個(gè)器件來(lái)調整，器件與器件間輸出阻抗的差異最小化，從而提高生產(chǎn)合格率。一個(gè)片上可編程輸出阻抗還可以彌補使用輸出阻抗匹配電阻而引起的要用更大的電路板面積的需求。

　　● 一個(gè)通用扇出緩沖器，可以通過(guò)編程來(lái)驅動(dòng)多種信號標準，減少了對獨立的(有時(shí)部分使用)信號轉換器的需求，因此減少了時(shí)鐘網(wǎng)絡(luò )的層次，并且降低了整個(gè)電路板的時(shí)序要求。

　　● 低抖動(dòng)和良好匹配的輸出-輸出偏移，可以提供額外的時(shí)序容限。

　　● 每個(gè)IC的配置可保存在片上非易失性存儲器中，通過(guò)JTAG接口進(jìn)行重新編程。然后器件的某些特定方面可以通過(guò)一個(gè)I2C接口進(jìn)行修改。因為該器件的所有的主要功能都是可編程的，設計人員可以使用標準化的器件，如ispClock5406D以滿(mǎn)足其系統時(shí)鐘需求，并且降低成本。

　　綜述

　　可編程時(shí)鐘器件集成了主要的時(shí)序元件，如一個(gè)PLL、分頻器、扇出緩沖器、零延遲緩沖器，從而節省電路板面積、降低成本，并提高性能。使用諸如ispClock5400D系列器件，設計人員可以更好地規劃其特定系統的理想時(shí)鐘產(chǎn)生和分配電路，更好地利用其FPGA上的I/O。