Cadence技術(shù)與Allegro Package Designer為掌上消費電子市場(chǎng)而優(yōu)化

　　全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence 設計系統公司 (NASDAQ: CDNS)，日前宣布其Allegro 16.6 Package Designer與系統級封裝(SiP)布局解決方案支持低端IC封裝要求，滿(mǎn)足新一代智能手機、平板電腦、超薄筆記本電腦的需要。Allegro 16.6 Package Designer 與 Cadence SiP Layout的新功能包括芯片置入腔體的支持，一種能提高效率的全新鍵合線(xiàn)應用模式，以及一種晶圓級芯片封裝(WLCSP)功能，為IC封裝設計提供業(yè)界最全面的設計與分析解決方案。

　　“高端與新一代IC封裝設計的要求越來(lái)越高，這驅使著(zhù)我們使用創(chuàng )新的設計工具與技術(shù)才能滿(mǎn)足客戶(hù)的需要，”Amkor的產(chǎn)品管理部門(mén)副總裁Choon Heung Lee說(shuō)，“根據我們對Allegro Package Designer和Cadence SiP Layout的測試，我們希望Cadence的IC封裝設計解決方案可以幫助我們解決高級封裝設計日益嚴峻的挑戰。”

　　Cadence已經(jīng)有能力通過(guò)Allegro工具，解決與小型/輕薄型消費電子產(chǎn)品IC封裝有關(guān)的挑戰。Allegro 16.6解決方案支持一種新的數據格式，支持腔體，實(shí)現功能改進(jìn)，比如DRC與3D查看，支持芯片放置在腔體內。全新直觀(guān)的鍵合線(xiàn)應用模式可通過(guò)專(zhuān)注于特定的焊線(xiàn)工藝提升產(chǎn)能。Cadence Allegro套件可實(shí)現高效率的WLCSP流程，可讀寫(xiě)更簡(jiǎn)練的GDSII數據。全新的高級封裝布線(xiàn)器基于Sigrity™技術(shù)，可大大加快封裝的底層互聯(lián)實(shí)現。最后，封裝評估、模型提取、信號與功率完整性分析，也是基于Sigrity技術(shù)，都已經(jīng)被集成到Allegro 16.6解決方案。這使得IC封裝設計中需要確認及簽署的分析結果更加容易和快捷。

　　“小型/輕薄型消費電子產(chǎn)品的設計挑戰繼續推動(dòng)著(zhù)Cadence頂尖封裝設計工具的發(fā)展，”Cadence PCB與IC封裝產(chǎn)品營(yíng)銷(xiāo)部主管Keith Felton說(shuō)，“除了提供具有物理設計角度的IC封裝解決方案，Allegro如今也允許客戶(hù)分析和檢驗電子產(chǎn)品的高性能、低功耗設備。這些改進(jìn)減少了設計時(shí)間，加快了上市速度。”

　　Cadence Allegro的全新改良可實(shí)現具有更高可預測性和有效率的設計周期。此外，Allegro協(xié)同設計流程的改良可增強合作，芯片與PCB設計團隊都能提高系統級的表現，降低總體系統成本。