采用FPGA實(shí)施DisplayPort

　　Policy Maker：關(guān)鍵性差異

　　在顯示市場(chǎng)上，VESA通過(guò) DisplayPort引領(lǐng)著(zhù)從VGA、DVI以及HDMI等協(xié)議成功升級至高速串行收發(fā)器、基于包的層架構協(xié)議。與并行協(xié)議不同，串行分組協(xié)議在實(shí)現和維持連接或鏈路方面要多一層復雜性。在VESA DisplayPort 1.1a規范中，控制功能被劃分為L(cháng)ink Policy Maker和Stream Policy Maker。Link Policy Maker可管理鏈路，并負責保持鏈路同步。其任務(wù)包括發(fā)現鏈路、對鏈路進(jìn)行初始化和維護。Stream Policy Maker可管理傳輸初始化，并通過(guò)底層硬件對行動(dòng)序列施加控制來(lái)維護同步流。

　　Policy Maker 的上述要素需根據特定的實(shí)施來(lái)決定，而且可在操作系統、軟件驅動(dòng)程序、固件或者FPGA邏輯中進(jìn)行配置。為簡(jiǎn)化使用，許多商用DisplayPort IC將Link和Stream Policy Maker對設計人員隱藏。若用戶(hù)顯示要求與套裝的DisplayPort ASSP相匹配，其價(jià)格和易用性無(wú)可爭辯。但是，希望產(chǎn)品在競爭中脫穎而出的設計人員傾向于采用 FPGA。

　　Source Policy Maker參考設計

　　DisplayPort Source Policy Maker Controller System參考設計采用賽靈思MicroBlaze 嵌入式系統來(lái)實(shí)施與商用套裝DisplayPort芯片類(lèi)似的功能，且具備可進(jìn)行源代碼定制的額外優(yōu)勢。通過(guò)使用該參考設計的應用手冊，用戶(hù)不必對Policy Maker進(jìn)行詳細了解即可順利啟動(dòng)設計工作，僅需簡(jiǎn)單地將范例設計連接起來(lái)。

　　除了上述源代碼設計之外，DisplayPort的傳輸(Tx)或源端內核也配套提供了用于實(shí)現有限狀態(tài)機(FSM)控制器的額外范例設計。

　　在顯示市場(chǎng)上，VESA 通過(guò) DisplayPort 引領(lǐng)著(zhù)從 VGA、DVI 以及 HDMI 等協(xié)議成功升級至高速串行收發(fā)器、基于包的層架構協(xié)議。

　　DisplayPort Tx FSM 控制器范例設計(頂級文件名 dport_tx_fsm_cntrl)配套提供　DisplayPort LogiCORE 源端設計范例。此概念驗證設計內含基于 RTL 的有限狀態(tài)機，以實(shí)施可演示正確啟動(dòng)流程的簡(jiǎn)單 Policy Maker。dport_tx_fsm_cntrl 設計范例的優(yōu)勢在于可以顯著(zhù)縮短仿真時(shí)間。

　　Source Policy Maker Controller System參考設計采用MicroBlaze 嵌入式系統 XAPP，其頂級 ISE項目名稱(chēng)為“dport_source_ref_design.xise”。它使用戶(hù)能夠根據自己需要對 Source Policy Maker Controller 的源代碼進(jìn)行修改。此外，還能夠與LogicCORE v1.2 (IDS 12.1) 和 Spartan-6 TED 消費類(lèi)視頻套件協(xié)同運行。

　　上述兩種范例設計均包含可實(shí)現內核設置及鏈路和流維護的基本流程。

　　功能概述

　　源端、宿端/視頻規范都會(huì )采用 Policy Maker，但在 DisplayPort LogiCORE 中，賽靈思對它們進(jìn)行了差別實(shí)施。與源(發(fā)送)端的 Policy Maker 功能相比，宿(接收)端的 Policy Maker 功能要簡(jiǎn)單得多。賽靈思在 LogiCORE 內實(shí)施了大部分宿端 Policy Maker 功能?；?RTL 的宿端控制器可提供剩余部分的功能。由于源端 Policy Maker 的功能復雜得多，因而可采用源代碼參考設計的方式提供。

　　讓我們來(lái)深入了解源端 Policy Maker，其使設計人員能夠最大限度地提高功能靈活性與實(shí)施靈活性。頂級范例設計包含內核的兩個(gè)高級組件示例：XAPP 使用 MicroBlaze 嵌入式系統實(shí)施 DisplayPort Source Policy Maker Controller System參考設計;以及 DisplayPort 內核源端(發(fā)送)設計。賽靈思將內核的實(shí)施分成原子鏈路功能，分別稱(chēng)為主鏈路、二級通道以及 AUX 通道協(xié)議。主鏈路可實(shí)現主視頻流的交付。二級通道可在消隱期內將音頻信息的交付集成到主鏈路中。賽靈思將在未來(lái)的內核中提供二級通道。同時(shí)，AUX 通道可為宿端通信通道建立專(zhuān)用源端(見(jiàn)圖 2)。

　　賽靈思為用戶(hù)數據接口新增了線(xiàn)路緩存器，使用戶(hù)能夠在 FPGA(見(jiàn)圖 2、3 和 4)中便捷實(shí)施范例設計。圖 3 中宿端的 Policy Maker 與 Device Controller 都是 CORE GeneratorTM 所提供宿端設計范例的組成部分。

　　MicroBlaze 處理器發(fā)揮核心作用

　　賽靈思推出的Source Policy Maker Controller可與內核配合使用，這樣其功能在很大程度上和ASSP DisplayPort源端設備一樣。建議您使用MicroBlaze嵌入式或外部處理器來(lái)正確初始化和維持該鏈路。XAPP包含的Policy Maker參考設計預配置版本在FPGA內的 MicroBlaze 處理器中實(shí)施，可幫助用戶(hù)立刻將設計方案轉換成硬件。正式供貨時(shí)的參考設計將包含設計人員可修改的源代碼。