Tensilica實(shí)現對Synopsys和Cadence支持

TensilicaÒ宣布增加了自動(dòng)可配置處理器內核的設計方法學(xué)以面對90納米工藝下普通集成電路設計的挑戰。這些增加支持Cadence和Synosys工具的最新能力，包括自動(dòng)生成物理設計流程腳本，自動(dòng)輸入用戶(hù)定義的功耗結構以及支持串繞分析。
Tensilica利用Synopsys的Power Compiler™的低功耗優(yōu)化能力，同時(shí)在Xtensa LX內核和所有設計者自定義的擴展功能中自動(dòng)的插入精細度時(shí)鐘門(mén)控，從而降低動(dòng)態(tài)功耗。新自動(dòng)生成的Xtensa布線(xiàn)腳本可以自動(dòng)的將設計者自定義的功耗結構輸入到布線(xiàn)工具中去，同時(shí)也可以自動(dòng)的將電氣參數從特定工具的工藝文件輸入到更好的寄生效應模型中減小寄生效應對決定所有深亞微米技術(shù)的信號延遲的互連線(xiàn)的影響。
串繞的避免和時(shí)鐘歪斜/插入是90納米工藝下關(guān)鍵的設計要求。Tensilica的新腳本能夠自動(dòng)的支持Cadence用來(lái)做串繞分析的CeltIC工具。在Synopsys的Astro和Cadence的SoC Encounter中的布圖布線(xiàn)工具中，Tensilica的新腳本通過(guò)使用“有用歪斜模式（useful skew modes）”來(lái)實(shí)現最大時(shí)鐘速率。