ADSL收發(fā)器片上系統芯片的設計與實(shí)現

　　非對稱(chēng)數字用戶(hù)環(huán)路(ADSL)是目前寬帶接入網(wǎng)技術(shù)中最具有前景及競爭力的一種[1]。雖然歐美一些先進(jìn)國家在ADSL示范網(wǎng)上取得了成功，但在當前 Internet的應用環(huán)境中，要廣泛應用ADSL還有阻力。主要原因是ADSL系統技術(shù)較為復雜，采用集成電路(IC)設計方法，通過(guò)印刷電路板(PCB)來(lái)將多芯片集成為系統，系統實(shí)際性能并不理想，同時(shí)使得ADSL設備制作成本較高，因此難以推廣使用。采用片上系統設計方法[2][3][4] 把各個(gè)子系統有機地集成到一個(gè)芯片上去，可以很好地克服多芯片集成系統所引起的系統性能問(wèn)題，使ADSL真正成為一種高速、低成本的Internet高速接入技術(shù)。本文介紹ADSL收發(fā)器片上系統芯片設計，給出了硬件實(shí)現的具體描述。

　　1 ADSL收發(fā)器片上系統芯片總體設計

　　設計的片上系統(System on a Chip)芯片如圖1所示。其中存儲器核采用NMI Electronics存儲器核，PCI采用Eureka Technology的PCI核，DSP核選用某公司的DSP核，DSP算法自主設計開(kāi)發(fā)。MCU核完成與DSP核、ATM成幀器核及各種接口的通信、控制、管理功能，包括PCI總線(xiàn)接口、USB接口、10BASE-T接口及內部總線(xiàn)的協(xié)調控制工作，通過(guò)專(zhuān)用邏輯模塊來(lái)完成;DSP核致力于完成收發(fā)器設備中各種核心算法，包括ADSL子信道劃分算法、DMT(離散多音頻調制)子信道比特分配算法、功率調整、非線(xiàn)性回波抵消算法、自適應均衡算法等;模擬前端 AFE核完成A/D、D/A轉換、線(xiàn)路驅動(dòng)及分離器功能;ATM成幀器核完成ATM幀頭定位及成幀功能，其中的邏輯電路完成CRC編解碼、擾碼與解碼、 RS編解碼、交織與解交織和TCM編解碼;通過(guò)模式選擇本設計可以工作于A(yíng)TM和STM兩種模式下;本芯片還提供了控制通道(RS232接口)，實(shí)現對系統的管理、監視和調試功能。設計特點(diǎn)：(1)模擬前端核與其他核集成在一起，避免了線(xiàn)性驅動(dòng)器件中常見(jiàn)的四個(gè)電源至少需要三個(gè)的情況，實(shí)現了高效率、低功耗的設計。(2)可在局端DSL接入復用器中直接當作線(xiàn)卡來(lái)用，以提供高速因特網(wǎng)接入服務(wù)。(3)支持所有最新的ADSL標準，包括ANSI T1.413Issue 2、ITU G.992.1和ITU G.992.2。它還提供了G.Lite運作所需要的低開(kāi)銷(xiāo)、快速啟動(dòng)和再訓練功能。(4)通過(guò)控制口提供配置和控制ADSL線(xiàn)的所有功能，減輕主機控制器的管理負擔。

　　2 芯片中的典型電路設計與實(shí)現

　　2.1 ATM成幀器設計

　　ATM 成幀器完成用戶(hù)數據接口功能。用戶(hù)數據接口將接收的Utopia接口或者STM接口數據分為快速Utopia接口或者STM接口。用戶(hù)數據接口分為接收方向和發(fā)送方向兩個(gè)部分，發(fā)送方向是由芯片外向芯片內，所處理數據包括ATM數據(utopia接口)、STM數據，將其組成為ADSL超幀，并分為交織通道和快速通道;接收方向是將交織通道和快速通道 的數據通過(guò)解幀等變換發(fā)送出去，也分為utopia接口數據、STM數據。其大致的結構如圖2所示。

　　STM接口在發(fā)送方向包括STM_Data和STM_CLK兩種信號，在接收方向包括STM_Data和STM_CLK兩種信號。在發(fā)送方向，STM信號經(jīng)過(guò)并串轉換后，以串行方式進(jìn)行傳送，SLT_Data0傳送偶數比特，SLT_Data1傳送奇數比特，然后在通道分類(lèi)中根據外部微處理器的配置(通過(guò)控制接口)將數據送入fast通道或者interleave通道。在接收方向，從fast通道和interleave通道中來(lái)的數據在通道合并中合并為串行數據，SLR_Data0傳送偶數比特，SLR_Data1傳送奇數比特，再經(jīng)過(guò)串并轉換送到STM接口中。其中，超幀指標模塊主要產(chǎn)生指示超幀的信號(包括接收和發(fā)送方向)，VAL和REQ是字節數據有效信號，Frame信號是數據超幀開(kāi)始信號，CLK信號是超幀時(shí)鐘。根據Utopia協(xié)議可以知道， Utopia接口每個(gè)字節數據都是由一個(gè)時(shí)鐘周期來(lái)傳送的，所以傳送一個(gè)信元可以用53個(gè)時(shí)鐘周期。在發(fā)送方向和接收方向的同步時(shí)鐘信號都是由ATM層發(fā)出的，可以把他們看成是異步時(shí)鐘。從Utopia接口進(jìn)入芯片的數據首先通過(guò)地址譯碼，選擇發(fā)送的端口地址，然后由發(fā)送控制器控制從Utopia接口來(lái)的數據，將它們存入發(fā)送緩沖，然后到信元速率接口控制器。信元速率控制器模塊的功能為：當ATM層發(fā)送的信元速率小于A(yíng)DSL的下行傳送數據速率時(shí)，信元速率控制器就插入一些空信元來(lái)使兩乾的數據速率匹配。HEC生成模塊的功能：處理信元的HEC，提高出現滑碼時(shí)的信元定界能力。在處理信元在接收誤碼計數器中記錄下來(lái)，用于以后的性能監測中。信元加擾模塊的功能：防止在信元負荷中出現與HEC相同的情況。幀適配模塊的功能：將信元數據流整理成適于A(yíng)DSL超幀數據結構。一方面實(shí)現同步，在A(yíng)DSL中可以通過(guò)填充字節LEX、AEX來(lái)實(shí)現。如果發(fā)送時(shí)鐘稍快一點(diǎn)，將把固定的字節數用完，這時(shí)可以用LEX、 AEX來(lái)傳送數據。如果發(fā)送時(shí)鐘稍慢一點(diǎn)，固定的字節數將不會(huì )被用完，這時(shí)候可以不用信號(ib)來(lái)表示，由外部微處理器來(lái)處理。幀適配模塊的另一方面功能是可以提取aoc、eoc、ib等子節。并串轉換模塊的功能：將數據流進(jìn)行并串轉換后送入通道分類(lèi)模塊。通道分類(lèi)模塊的功能：將奇數和偶數的串行數據流合并成一列數據流，根據Utopia接口的TxAdd信號或者外部微處理器的配置(控制接口中的寄存器)送入fast通道或者interleave通道。需要指出的是接收方向與發(fā)送方向數據流向相反，不再解釋。

　　2.2 數字接口設計

　　根據ADSL協(xié)議要求，數字接口主要將信道中的快速和交織的數據經(jīng)過(guò)擾碼、FEC編碼后形成可以傳送的數據。大致框圖如圖3所示。

　　在發(fā)送方向，從用戶(hù)數據接口來(lái)的fast(快車(chē))通道和interleave(交織)通道的數據先分別進(jìn)行CRC校驗，然后進(jìn)入解幀模塊，在這個(gè)模塊中，將超幀分解為一個(gè)一個(gè)的數據幀，存入緩沖中。然后對fast和interleave數據分別進(jìn)行加擾，這種加擾是對每個(gè)數據幀進(jìn)行加擾，加擾后的數據進(jìn)入 RS編程模塊，之后進(jìn)入發(fā)送FIFO。對于Interleave數據，從發(fā)送FIFO出來(lái)以后就進(jìn)行交織處理，然后將兩種數據進(jìn)行比較分配，對每個(gè)子信道分配一定的比特數，這可以參考比持分配表格(在初始化時(shí)計算出來(lái)，存放在緩存之中)。

　　在接收方向，從DMT調制模塊來(lái)的數據進(jìn)入比特解配，對Interleave數據再經(jīng)過(guò)de_interleave模塊之后進(jìn)入接收FIFO，然后進(jìn)入 RS解碼模塊，當發(fā)現錯誤時(shí)，將誤碼計數器加1，計數結果將用于性能。從RS解碼出來(lái)的數據經(jīng)過(guò)解擾后，送入組幀模塊，在個(gè)模塊中，將各個(gè)數據幀組合成超幀，然后將數據進(jìn)行CRC校驗，最后送到用戶(hù)數據接口。

　　2.3 DMT調制電路設計

　　DMT 調制是ADSL收發(fā)器片上系統芯片中的重要模塊之一，主要完成數據在每個(gè)子信道上的調制，它的好壞直接關(guān)系到ADSL收發(fā)器芯片性能的好壞。DMT中大部分的計算都通過(guò)DSP來(lái)完成，如FFT/IFFT、FEQ、TEQ、星座編碼和解碼、Trellis編碼和Viterbi解碼等功能。與DSP的聯(lián)系主要通過(guò)數據和程序地址總線(xiàn)來(lái)完成。DMT調制模塊大致框圖如圖4所示。

　　在發(fā)送方向，從數字接口來(lái)的數據流已經(jīng)是每個(gè)子信道的比特分配流，這種數據流在星座編碼模塊中進(jìn)行星座編碼，將頻域的比特流信號轉換成時(shí)域的星座平面上的復數(X+iY)信號，然后進(jìn)行2D QAM調制。這時(shí)候可以選擇Trellis編碼(四維格狀態(tài)調制)，用以產(chǎn)生冗余比特來(lái)增強發(fā)送的可靠性。然后將經(jīng)過(guò)星座編碼后的數據存入發(fā)送緩沖。由于信道失真或者其他的原因，從緩沖出來(lái)的數據在頻率和相位上都與主時(shí)鐘頻率和相位不匹配。所以為了調整這種不匹配，從緩沖出來(lái)的數據先經(jīng)過(guò)頻率調整和增益微調(FTG)。頻率調整是調節發(fā)送頻率，保證發(fā)送頻率和理想頻率的一致，FTG是調節每個(gè)子載波上的增益稀疏。然后再進(jìn)入快速傅立葉逆變換(IFFT)，將頻域的DMT符號轉換成時(shí)域的信號，送入發(fā)送緩沖之中，最后送入模擬前端接口。

　　在接收方向，從模擬前端接口來(lái)的數據是經(jīng)過(guò)時(shí)域均衡(TEQ)以后的，這些數據首先進(jìn)入接收緩沖，之后進(jìn)入快速傅立葉變換(FFT)，將時(shí)域的DMT信號轉換成頻域的信號(512點(diǎn))，然后在頻域均衡(FEQ)和相位調整模塊中消除相應的干擾，送入接收緩沖，之后進(jìn)行星座解碼，從而將星座平面的復數點(diǎn)轉換為比特流。如果接收的數據使用了Trellis編碼，那么在星座解碼后的數據將再通過(guò)Viterbi解碼模塊之后，送入數據接口。

　　在第64個(gè)子信道中傳送的時(shí)導頻信號，在發(fā)送和接收方向都是通過(guò)DPLL數字鎖相環(huán)來(lái)保證發(fā)送和接收時(shí)鐘與導頻信號一致。當星座編碼和解碼時(shí)，發(fā)現導頻信號的星座點(diǎn)的位置與理想的點(diǎn)位置不一致時(shí)，就要通過(guò)DPLL和相位調整/頻率調整模塊來(lái)糾正。同時(shí)，監視器可以發(fā)送中心斷R_INT4信號到管理和控制接口。通過(guò)ASB與內部ARM核通信。DPLL的功能有：(1)DPLL中恢復導頻信號的功能。為了保證收發(fā)時(shí)鐘有固定的相位關(guān)系，在A(yíng)DSL中采用了插入導頻的方法來(lái)傳送和恢復時(shí)鐘信號。發(fā)送器在發(fā)送數據的同時(shí)用64號子信道傳送獨立的導頻信號，抽樣時(shí)鐘頻率為2208kHz，而導頻信號的頻率為 276kHz，恢復了導頻信號后，利用鎖相環(huán)鎖住抽樣時(shí)鐘頻率，從而實(shí)現時(shí)鐘的恢復。(2)在PLL中通過(guò)一個(gè)時(shí)鐘源產(chǎn)生內部的所需時(shí)鐘。其中內部所需時(shí)鐘包括：CPU時(shí)鐘、DSP時(shí)鐘、各種算法的時(shí)鐘等。PLL鎖相環(huán)的外界參考晶體的頻率可以為：35.328MHz。

　　在Trellis編碼和Viterbi解碼時(shí)，分別有一個(gè)誤碼計數器與之相連，當發(fā)生錯誤時(shí)，誤碼計數器加1，加到一定數值，就通過(guò)發(fā)送中斷信號T_INT5、R_INT5通知內部ARM核。

　　3 非對稱(chēng)數字用戶(hù)環(huán)路收發(fā)器的睡上系統芯片設計難點(diǎn)

　　3.1 DSP算法設計及實(shí)現

　　DSP 算法是ADSL收發(fā)器SOC芯片的核心，其工作的好壞直接影響整個(gè)芯片的性能，而ADSL收發(fā)器中涉及的DSP技術(shù)又非常復雜，給設計增加了難度。DSP 算法的設計首先要建立管理模型，以模型為基礎進(jìn)行算法設計，繼而設計優(yōu)化模型并以此為根據對算法進(jìn)行優(yōu)化，使算法準確、穩定，能很好地滿(mǎn)足性能要求。下一步就是硬件軟件實(shí)現及二者的協(xié)同設計和驗證，驗證是為了優(yōu)化VLSI硬件和功能結構，有效快速地執行算法，最后進(jìn)行DSP系統集成。

　　3.2 數?；旌显O計

　　為了降低功耗，提高電子器件的效率，把模擬前端AFE與微控制器MCU核等集成到一起。在一個(gè)數字芯片上集成混合信號內核時(shí)，缺乏線(xiàn)性電阻是一個(gè)主要問(wèn)題，因為連續時(shí)間序濾波器要求片上電阻具有良好的可控性和線(xiàn)性。電流開(kāi)關(guān)DAC也要用線(xiàn)性電阻把電流轉變成電壓。把數字噪音與模擬噪音隔離開(kāi)是另外一個(gè)問(wèn)題，必須采用具有較高共模抑制比(CMRR)和電源抑制比的完全差動(dòng)設計。

　　3.3 系統驗證問(wèn)題

　　隨著(zhù)系統級芯片(SOC)復雜性的增加，傳統使用HDL軟件模擬器來(lái)進(jìn)行驗證的方法已經(jīng)不夠用了，它無(wú)法提供所需的性能，以檢查系統功能的正確性。而且 SOC芯片的驗證需要對整個(gè)系統建立模型，要將很多實(shí)際的情況加入到模型之中，來(lái)證明整個(gè)系統經(jīng)及芯片都工作正常。因此，需要有一個(gè)靈活的建模環(huán)境，以便處理大量的系統級方案。處理界面入口(TIP)可以在抽象層軟件和詳細的硬件實(shí)現之間提供一個(gè)高速鏈接，執行任務(wù)軟件、驗證系統級操作以及快速發(fā)現設計中的問(wèn)題。

　　3.4系統測試問(wèn)題

　　SOC芯片的測試技術(shù)難度較大。SOC芯片測試設備則必須能夠精確地檢測模擬和數字兩種電路，并支持掃描檢測和嵌套式存儲器檢測。對輸入引腳加測試向量，再從輸出引腳觀(guān)察結果的傳統檢測方法已不適用。因為，傳統方法測試向量集會(huì )過(guò)分龐大，執行時(shí)間也會(huì )長(cháng)得驚人。

　　4 設計實(shí)現

　　采用軟硬件協(xié)同仿真設計，在大型EDA仿真軟件Cadence的數字模擬混合設計工具Spectra上，用硬件描述語(yǔ)言Verilog完成設計輸入，進(jìn)而完成設計綜合、功能仿真、布局布線(xiàn)、后仿真和產(chǎn)生構造位流文件。

　　以上介紹了ADSL收發(fā)器片上系統芯片設計，給出了相應硬件設計的具體描述，對設計特點(diǎn)、難點(diǎn)進(jìn)行了闡述。