硅的替代者，還沒(méi)準備好

隨著(zhù)晶體管按比例縮小，它們需要更薄的溝道來(lái)實(shí)現足夠的溝道控制。然而，在硅中，表面粗糙度散射會(huì )降低遷移率，從而將最終溝道厚度限制在 3 納米左右。

二維過(guò)渡金屬二硫族化物 (TMD：Two-dimensional transition metal dichalcogenides)，例如 MoS2和 WSe2，在一定程度上具有吸引力，因為它們避免了這種限制。由于沒(méi)有平面外懸空鍵和原子光滑的界面（With no out-of-plane dangling bonds and atomically smooth interfaces），TMD 即使在亞埃厚度下也能避免散射引起的遷移率下降。

盡管如此，TMD 仍代表著(zhù)硅甚至硅鍺現狀的根本改變。材料生長(cháng)、觸點(diǎn)形成和器件制造都不同于相應的硅工藝。目前，基礎材料研究和器件開(kāi)發(fā)并行進(jìn)行。在實(shí)驗室設備中獲得良好結果的材料和工藝可能不適合批量生產(chǎn)。

例如，迄今為止大多數 TMD 設備演示都依賴(lài)于層轉移（layer transfer ）技術(shù)。這種方法從一個(gè)獨立的薄膜開(kāi)始，它可以生長(cháng)在藍寶石等兼容基板上，也可以從大塊材料上剝離下來(lái)?？梢允褂脦追N方法中的任何一種將膜轉移到可能已經(jīng)包括底柵結構的準備好的目標襯底。

層轉移帶來(lái)了明顯的成本和產(chǎn)量挑戰。在 12 月的 IEEE 國際電子器件會(huì )議 (IEDM) 上展示的工作中，英特爾的 CJ Dorow 及其同事表明，單柵極 MoS2器件的性能因轉移過(guò)程而下降。他們在源極和漏極區域觀(guān)察到 TMD 分層。去掉的低 k 電介質(zhì)層也在 TMD/氧化物界面留下殘留物。半導體晶圓廠(chǎng)更喜歡更“類(lèi)硅”工藝的靈活性和成本效益，TMD 直接沉積在目標基板上。

一般而言，TMD 生長(cháng)需要在薄膜質(zhì)量和最小化溝道厚度的需求之間進(jìn)行權衡。原子級沉積 (ALD) 電介質(zhì)和通過(guò)化學(xué)氣相沉積 (CVD) 生長(cháng)的 TMD 都容易出現針孔和其他缺陷。盡管如此，在 12 月的 IEEE IEDM 上發(fā)表的幾篇論文表明，該行業(yè)正在朝著(zhù)直接沉積 TMD 的方向取得進(jìn)展。例如，北京大學(xué)的 Xinhang Shi 及其同事使用低壓 CVD直接在 SiO2上生長(cháng) WSe2雙層。非常高的溫度過(guò)程 (890°C) 使器件具有425 μA/μm 的創(chuàng )紀錄高 Ids。薄膜特性與氧化物厚度無(wú)關(guān)?；蛘?，臺積電的 Yun-Yan Chung 及其同事使用鎢墊作為 WS2生長(cháng)的種子層，構建具有兩個(gè)和三個(gè)堆疊溝道的設備

圖 1：完全被柵極堆疊包圍的單層 MoS2 納米片的 TEM 橫截面。較小的圖像顯示 EDX 元素映射。

用于摻雜和閾值電壓控制的電介質(zhì)

完整的 CMOS 工藝不僅僅是簡(jiǎn)單地沉積溝道材料。該過(guò)程還必須促進(jìn)空穴和電子傳導。在 TMD 中，摻雜、電介質(zhì)沉積和 Vth Tuning彼此密不可分。由于目前不可能對半導體本身進(jìn)行摻雜，因此器件依靠覆蓋層來(lái)調節傳導并提供 nFET 或 pFET 行為。即使確定了合適的材料，TMD 表面的二維特征也會(huì )使覆蓋層沉積復雜化。除了晶界和其他缺陷外，沉積氧化物的潛在成核位置非常少。

WSe2是一種雙極性材料，這意味著(zhù)費米能級在施加電場(chǎng)的情況下在價(jià)帶和導帶之間移動(dòng)。因此，相同的材料可以傳導電子或空穴

臺積電的幾個(gè)不同小組一直在從不同角度研究WSe2傳導和摻雜。一組使用氧等離子體將WSe2半導體單層轉化為Ox。該過(guò)程是自限性的，不影響底層的WSe2材料，最終的摻雜水平取決于起始材料中的層間耦合。較厚的起始材料具有較高的價(jià)帶邊緣，從而在轉化為氧化物后導致更高的摻雜。在 Ang-Sheng Chou 介紹的工作中，另一個(gè) TSMC 小組將 MoO x蓋層用于 pFET 器件和 SiON x對于 nFET 器件。連同下面討論的新穎接觸技術(shù)，這些覆蓋層提供了一些迄今為止最好的 TMD 晶體管結果。

在普渡大學(xué)，研究人員使用六方氮化硼 (hBN：hexagonal boron nitride) 作為界面層以促進(jìn)電介質(zhì)沉積。他們的工作強調了“缺陷”（defects）和“陷阱”（traps）之間的區別。正如他們所解釋的那樣，缺陷既可能發(fā)生在電介質(zhì)體內部，也可能發(fā)生在電介質(zhì)——半導體界面處。然而，只有當費米能級穿過(guò)缺陷能帶時(shí)，缺陷才會(huì )變成陷阱。在 hBN 中封裝單層 MoS2降低了亞閾值擺動(dòng)并增加了V th，這意味著(zhù)界面陷阱被消除或停用。hBN 層似乎可以阻擋 TMD 薄膜上的吸收物，這是電荷陷阱的潛在來(lái)源。

不幸的是，hBN 本身并不是一種合適的電介質(zhì)。它也是一種類(lèi)石墨材料，具有弱的面外鍵合，使得直接在 hBN 上生長(cháng)電介質(zhì)具有挑戰性。Purdue 小組使用鉭種子層進(jìn)行電介質(zhì)沉積。相對于更常見(jiàn)的鋁種子，他們發(fā)現亞閾值擺幅退化較少，V th偏移也減少。

圖 2：通過(guò)系統地分析關(guān)鍵工藝參數，TSMC 的研究人員將鉿基電介質(zhì)與CVD生長(cháng)的 MoS2集成在一起，構建了EOT ~1nm和近乎理想的亞閾值擺動(dòng)的頂柵 nFET。這項工作特別值得注意，因為在 TMD 上沉積無(wú)針孔電介質(zhì)是出了名的困難。

堆疊溝道和接觸

由于需要堆疊溝道，實(shí)際設備可能會(huì )看到更復雜的工藝。單個(gè) TMD 單層不能承載與硅納米片一樣多的電流，因此設備將需要多個(gè)堆疊的 TMD 片。與堆疊的硅納米片一樣，最小化片之間的間距可以減少寄生電容。

圖3：二維MoS2堆疊納米帶結構。

由于 TMD 層非常薄，Yun-Yan Chung 的團隊指出機械穩定性也是一個(gè)問(wèn)題。他們使用犧牲電介質(zhì)來(lái)提高剛度并防止制造過(guò)程中下垂。內部墊片和金屬觸點(diǎn)有助于將溝道固定在成品設備中。

自從這些器件被提出以來(lái)，TMD 晶體管構造的最后一步，即與電路的其余部分接觸，就受到了廣泛的研究關(guān)注。盡管如此，接觸電阻和間隔電阻仍占二維晶體管總器件電阻的 80%，比硅接觸電阻和間隔電阻的貢獻要大得多。最近使用鉍和銻等半金屬的研究為 nFET 提供了良好的結果，但 pFET 觸點(diǎn)仍然是一個(gè)未解決的問(wèn)題。

正如 Ang-Sheng Chou 的團隊所解釋的那樣，大多數提議的接觸都有一個(gè)不幸的空穴傳導能帶排列。他們的工作利用了 WSe2的雙極性特性，將單一的銻/鉑堆棧用于 nFET 和 pFET 器件。銻（Sb，功函數 4.4 eV）提供緩沖層，最大限度地減少對底層半導體的損壞。鉑（Pt，功函數 5.6 eV）調節功函數。兩種材料的比例可調，以實(shí)現 nFET 和 pFET 所需的功函數。最后，他們報告了電子和空穴的低勢壘高度、低接觸電阻和約 150 μA/μm 的導通電流。

二維半導體的下一步是什么？

與結果本身相比，來(lái)自英特爾和臺積電等公司的大量報告表明，基于 TMD 的晶體管是接替硅的重要候選者。雖然在過(guò)去幾年中，該行業(yè)已經(jīng)開(kāi)始闡明此類(lèi)設備的潛在設計——MoS 2或 WSe 2溝道，具有半金屬接觸——穩健的、可制造的制造工藝尚未出現。

來(lái)源：半導體行業(yè)觀(guān)察