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Verilog HDL 模塊和端口以及門(mén)級建模
- 模塊定義以關(guān)鍵字module開(kāi)始，模塊名、端口列表、端口聲明和可選的參數聲明必須出現在其他部分的前面，模塊內部5個(gè)組成部分：變量聲明、數據流語(yǔ)句、底
- 關(guān)鍵字： VerilogHDL 端口 建模
Verilog HDL簡(jiǎn)明教程(part1)
- Verilog HDL簡(jiǎn)明教程(part1)-Verilog HDL是一種硬件描述語(yǔ)言，用于從算法級、門(mén)級到開(kāi)關(guān)級的多種抽象設計層次的數字系統建模。被建模的數字系統對象的復雜性可以介于簡(jiǎn)單的門(mén)和完整的電子數字系統之間。數字系統能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。
- 關(guān)鍵字： VerilogHDL FPGA
Verilog門(mén)電平模型化
- 下面講述 Verilog HDL為門(mén)級電路建模的能力，包括可以使用的內置基本門(mén)和如何使用它們來(lái)進(jìn)行硬件描述。
- 關(guān)鍵字： VerilogHDL 門(mén)級電路建模 硬件描述 門(mén)電平模型化
Verilog HDL的歷史及設計流程
- Verilog HDL 是硬件描述語(yǔ)言的一種，用于數字電子系統設計。該語(yǔ)言是 1983 年由 GDA （ GateWay Design Automation ）公司的 Phil Moorby 首創(chuàng )的。 Phil Moorby 后來(lái)成為 Verilog － XL 的主要設計者和 Cadence 公司（ Cadence Design System ）的第一個(gè)合伙人。
- 關(guān)鍵字： VerilogHDL VHDL 設計流程
FPGA系統設計原則和技巧之：FPGA系統設計的3個(gè)基本原則
- 在FPGA設計領(lǐng)域，面積通常指的是FPGA的芯片資源，包括邏輯資源和I/O資源等。速度一般指的是FPGA工作的最高頻率。和DSP或者ARM芯片不同，FPGA設計的工作頻率不是固定的，而是和設計本身的延遲緊密相聯(lián)。
- 關(guān)鍵字： FPGA系統設計 高速基本單元 VerilogHDL 異步設計 同步設計
硬件描述語(yǔ)言Verilog HDL設計進(jìn)階之：使用函數實(shí)現簡(jiǎn)單的處理器
- 本實(shí)例使用Verilog HDL設計一個(gè)簡(jiǎn)單8位處理器，可以實(shí)現兩個(gè)8位操作數的4種操作。在設計過(guò)程中，使用了函數調用的設計方法。
- 關(guān)鍵字： VerilogHDL 函數 處理器 FPGA
硬件描述語(yǔ)言Verilog HDL設計進(jìn)階之：自動(dòng)轉換量程頻率計控制器
- 本實(shí)例使用Verilog HDL設計一個(gè)可自動(dòng)轉換量程的頻率計控制器。在設計過(guò)程中，使用了狀態(tài)機的設計方法，讀者可根據綜合實(shí)例6的流程將本實(shí)例的語(yǔ)言設計模塊添加到自己的工程中。
- 關(guān)鍵字： VerilogHDL 頻率計控制器 FPGA
硬件描述語(yǔ)言Verilog HDL設計進(jìn)階之： 典型實(shí)例-狀態(tài)機應用
- 狀態(tài)機設計是HDL設計里面的精華，幾乎所有的設計里面都或多或少地使用了狀態(tài)機的思想。狀態(tài)機，顧名思義，就是一系列狀態(tài)組成的一個(gè)循環(huán)機制，這樣的結構使得編程人員能夠更好地使用HDL語(yǔ)言，同時(shí)具有特定風(fēng)格的狀態(tài)機也能提高程序的可讀性和調試性。
- 關(guān)鍵字： VerilogHDL 狀態(tài)機 FPGA
硬件描述語(yǔ)言Verilog HDL設計進(jìn)階之： 邏輯綜合的原則以及可綜合的代碼設計風(fēng)格
- 用always塊設計純組合邏輯電路時(shí)，在生成組合邏輯的always塊中，參與賦值的所有信號都必須有明確的值，即在賦值表達式右端參與賦值的信號都必需在always @(敏感電平列表)中列出。
- 關(guān)鍵字： VerilogHDL 邏輯綜合 FPGA
硬件描述語(yǔ)言Verilog HDL設計進(jìn)階之：有限狀態(tài)機的設計原理及其代碼風(fēng)格
- 由于Verilog HDL和 VHDL 行為描述用于綜合的歷史還只有短短的幾年，可綜合風(fēng)格的Verilog HDL 和VHDL的語(yǔ)法只是它們各自語(yǔ)言的一個(gè)子集。又由于HDL的可綜合性研究近年來(lái)非?；钴S，可綜合子集的國際標準目前尚未最后形成，因此各廠(chǎng)商的綜合器所支持的HDL子集也略有所不同。
- 關(guān)鍵字： VerilogHDL 有限狀態(tài)機 FSM
硬件描述語(yǔ)言Verilog HDL設計進(jìn)階之：Verilog HDL高級語(yǔ)法結構--函數
- 函數的定義蘊含聲明了與函數同名的、函數內部的寄存器。如在函數的聲明語(yǔ)句中為缺省,則這個(gè)寄存器是一位的；否則是與函數定義中一致的寄存器。
- 關(guān)鍵字： VerilogHDL 函數 function
硬件描述語(yǔ)言Verilog HDL設計進(jìn)階之： Verilog HDL高級語(yǔ)法結構—任務(wù)
- 如果傳給任務(wù)的變量值和任務(wù)完成后接收結果的變量已定義，就可以用一條語(yǔ)句啟動(dòng)任務(wù)。任務(wù)完成以后控制就傳回啟動(dòng)過(guò)程。如任務(wù)內部有定時(shí)控制，則啟動(dòng)的時(shí)間可以與控制返回的時(shí)間不同。
- 關(guān)鍵字： VerilogHDL 任務(wù) task
硬件描述語(yǔ)言Verilog HDL設計進(jìn)階之：task和function說(shuō)明語(yǔ)句的區別
- task和function說(shuō)明語(yǔ)句分別用來(lái)定義任務(wù)和函數。利用任務(wù)和函數可以把一個(gè)很大的程序模塊分解成許多較小的任務(wù)和函數便于理解和調試。輸入、輸出和總線(xiàn)信號的值可以傳入或傳出任務(wù)和函數。
- 關(guān)鍵字： VerilogHDL task function
verilog HDL基礎之：實(shí)例3 數字跑表
- 本節通過(guò)Verilog HDL語(yǔ)言編寫(xiě)一個(gè)具有“百分秒、秒、分”計時(shí)功能的數字跑表，可以實(shí)現一個(gè)小時(shí)以?xún)染_至百分之一秒的計時(shí)。數字跑表的顯示可以通過(guò)編寫(xiě)數碼管顯示程序來(lái)實(shí)現，本實(shí)例只給出數字跑表的實(shí)現過(guò)程。讀者還可以通過(guò)增加小時(shí)的計時(shí)功能，實(shí)現完整的跑表功能。
- 關(guān)鍵字： VerilogHDL 計數器 華清遠見(jiàn) 數字跑表
Verilog HDL基礎之：時(shí)序邏輯電路
- 在Verilog HDL語(yǔ)言中，時(shí)序邏輯電路使用always語(yǔ)句塊來(lái)實(shí)現。
- 關(guān)鍵字： VerilogHDL 華清遠見(jiàn) 時(shí)序邏輯電路 D觸發(fā)器
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