Verilog HDL 模塊和端口以及門(mén)級建模

模塊定義以關(guān)鍵字module開(kāi)始，模塊名、端口列表、端口聲明和可選的參數聲明必須出現在其他部分的前面，模塊內部5個(gè)組成部分：變量聲明、數據流語(yǔ)句、底層模塊實(shí)例、行為語(yǔ)句塊以及任務(wù)和函數。

門(mén)級建模 以一個(gè)四位脈動(dòng)進(jìn)位全加器為例，它由四個(gè)一位全加器組成，一位全加器的數學(xué)表示如下：sum=(a⊕b⊕cin) cout=(a·b)+cin·(a⊕b)。