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Verilog HDL基礎之：Verilog HDL語(yǔ)言簡(jiǎn)介
- Verilog HDL是硬件描述語(yǔ)言的一種，用于數字電子系統設計。它允許設計者用它來(lái)進(jìn)行各種級別的邏輯設計，可以用它進(jìn)行數字邏輯系統的仿真驗證、時(shí)序分析、邏輯綜合。它是目前應用最廣泛的一種硬件描述語(yǔ)言之一。Verilog HDL是在1983年由GDA公司的Phil Moorby首創(chuàng )的。
- 關(guān)鍵字： VerilogHDL VHDL Verilog-XL 華清遠見(jiàn)
Verilog HDL基礎之：賦值語(yǔ)句和塊語(yǔ)句
- 在Verilog HDL語(yǔ)言中，信號有兩種賦值方式：非阻塞賦值方式和阻塞賦值方式。塊語(yǔ)句通常用來(lái)將兩條或多條語(yǔ)句組合在一起，使其在格式上看更像一條語(yǔ)句。塊語(yǔ)句有兩種：一種是begin_end語(yǔ)句，通常用來(lái)標識順序執行的語(yǔ)句，用它來(lái)標識的塊稱(chēng)為順序塊；另一種是fork_join語(yǔ)句，通常用來(lái)標識并行執行的語(yǔ)句。
- 關(guān)鍵字： VerilogHDL 華清遠見(jiàn) 賦值語(yǔ)句 塊語(yǔ)句 阻塞賦值
Verilog HDL基礎之：數據類(lèi)型和運算符
- Verilog HDL中總共有19種數據類(lèi)型，數據類(lèi)型是用來(lái)表示數字電路硬件中的數據儲存和傳送元素的。在本書(shū)中，我們先只介紹4個(gè)最基本的數據類(lèi)型，它們分別是：reg型，wire型，integer型和parameter型。
- 關(guān)鍵字： VerilogHDL 華清遠見(jiàn) 數據類(lèi)型 運算符 網(wǎng)絡(luò )類(lèi)型變量
Verilog HDL基礎之：實(shí)例5 交通燈控制器
- 本實(shí)例通過(guò)Verilog HDL語(yǔ)言設計一個(gè)簡(jiǎn)易的交通等控制器，實(shí)現一個(gè)具有兩個(gè)方向、共8個(gè)燈并具有時(shí)間倒計時(shí)功能的交通燈功能。
- 關(guān)鍵字： VerilogHDL 華清遠見(jiàn) FPGA 交通燈控制器
Verilog HDL基礎之：程序基本結構
- Verilog HDL是一種用于數字邏輯電路設計的語(yǔ)言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語(yǔ)言，也是一種結構描述的語(yǔ)言。也就是說(shuō)，既可以用電路的功能描述，也可以用元器件和它們之間的連接來(lái)建立所設計電路的Verilog HDL模型。
- 關(guān)鍵字： VerilogHDL 數字邏輯電路 華清遠見(jiàn)
Verilog HDL基礎之：實(shí)例4 PS/2接口控制
- 本實(shí)例通過(guò)Verilog編程實(shí)現在紅色颶風(fēng)II代Xilinx開(kāi)發(fā)板上面實(shí)現對鍵盤(pán)、LCD、RS-232等接口或者器件進(jìn)行控制，將有鍵盤(pán)輸入的數據在LCD上面顯示出來(lái)，或者通過(guò)RS-232在PC機上的超級終端上顯示出來(lái)。
- 關(guān)鍵字： VerilogHDL 華清遠見(jiàn)
Verilog HDL基礎之：程序設計經(jīng)驗（獨家）
- 對于Verilog HDL的初學(xué)者，經(jīng)常會(huì )對語(yǔ)法中的幾個(gè)容易混淆的地方產(chǎn)生困惑。本文列出幾個(gè)常見(jiàn)問(wèn)題和解決它們的小竅門(mén)。
- 關(guān)鍵字： VerilogHDL 華清遠見(jiàn)
Verilog HDL基礎之：與C語(yǔ)言的區別與聯(lián)系（獨家）
- Verilog HDL基礎之：與C語(yǔ)言的區別與聯(lián)系。C語(yǔ)言很靈活，查錯功能強，還可以通過(guò)PLI（編程語(yǔ)言接口）編寫(xiě)自己的系統任務(wù)直接與硬件仿真器（如Verilog-XL）結合使用。C語(yǔ)言是目前世界上應用最為廣泛的一種編程語(yǔ)言，因而C程序的設計環(huán)境比Verilog HDL更完整。
- 關(guān)鍵字： VerilogHDL 華清遠見(jiàn) C語(yǔ)言
Verilog HDL基礎之：組合邏輯電路的實(shí)現(原創(chuàng ))
- Verilog HDL基礎之：組合邏輯電路的實(shí)現。數字邏輯電路分為兩種，分別是組合邏輯與時(shí)序邏輯。組合邏輯：輸出只是當前輸入邏輯電平的函數（有延時(shí)），與電路的原始狀態(tài)無(wú)關(guān)的邏輯電路。時(shí)序邏輯：輸出不只是當前輸入的邏輯電平的函數，還與電路目前所處的狀態(tài)有關(guān)。
- 關(guān)鍵字： VerilogHDL 華清遠見(jiàn) 數字邏輯電路
Verilog HDL基礎之：條件語(yǔ)句
- Verilog HDL基礎之if語(yǔ)句是用來(lái)判定所給定的條件是否滿(mǎn)足，根據判定的結果（真或假）決定執行給出的兩種操作之一。Verilog HDL語(yǔ)言提供了3種形式的if語(yǔ)句。case語(yǔ)句是一種多分支選擇語(yǔ)句，if語(yǔ)句只有兩個(gè)分支可供選擇，而實(shí)際問(wèn)題中常常需要用到多分支選擇。Verilog語(yǔ)言提供的case語(yǔ)句直接處理多分支選擇。
- 關(guān)鍵字： VerilogHDL 華清遠見(jiàn)
Verilog HDL基礎之：其他常用語(yǔ)句
- Verilog HDL常用的其他語(yǔ)句有：循環(huán)語(yǔ)句、結構說(shuō)明語(yǔ)句等。
- 關(guān)鍵字： VerilogHDL 華清遠見(jiàn)
基于Verilog狀態(tài)機的PLC背板總線(xiàn)協(xié)議接口芯片設計
- 設計了一組基于CPLD的PLC背板總線(xiàn)協(xié)議接口芯片，協(xié)議芯片可以區分PLC的背板總線(xiàn)的周期性數據和非周期性數據。詳細介紹了通過(guò)Verilog HDL語(yǔ)言設計狀態(tài)機、協(xié)議幀控制器、FIFO控制器的過(guò)程，25MHz下背板總線(xiàn)工作穩定的試驗結果驗證了協(xié)議芯片設計的可行性。
- 關(guān)鍵字： VerilogHDL PLC背板 CPLD
32位定浮點(diǎn)數正余弦函數FPGA實(shí)現方法
- 本文首先介紹了查表算法和Cordic算法原理,在這兩種算法基礎上,用Verilog HDL語(yǔ)言對32位定點(diǎn)數的正余弦函數進(jìn)行了編程設計,結合仿真綜合結果,對這兩種方法從運算精度,運算速度和占用硬件資源幾方面進(jìn)行了分析.進(jìn)而采用不經(jīng)過(guò)浮點(diǎn)定點(diǎn)轉換,直接在Cordic算法改進(jìn)的基礎上實(shí)現32位浮點(diǎn)數的正余弦函數FPGA設計.最后,對這三種實(shí)現方法進(jìn)行了綜合評價(jià).
- 關(guān)鍵字： Cordic算法 VerilogHDL 正余弦函數
基于Nios II的MIII總線(xiàn)轉換板設計
- 本文介紹的MIII總線(xiàn)轉換板的主要功能是將機載火控設備的MIII總線(xiàn)數據轉換成串口數據，以方便實(shí)現與PC機的通信，這樣，PC機就可讀取機載設備數據或發(fā)送指令以操作總線(xiàn)設備。
- 關(guān)鍵字： MIII總線(xiàn) VerilogHDL NiosII
3-DES IP核的VerilogHDL設計
- 首先介紹了3-DES算法的加密/解密原理，在此基礎上，采用流水線(xiàn)技術(shù)，設計了一種高速的3-DES加/解密IP核，并用VerilogHDL語(yǔ)言描述其中的各個(gè)模塊。
- 關(guān)鍵字： IP核 流水線(xiàn)技術(shù) VerilogHDL DES加/解密
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