verilog HDL基礎之：實(shí)例3 數字跑表

實(shí)例的內容及目標

1．實(shí)例的主要內容

本節通過(guò)Verilog HDL語(yǔ)言編寫(xiě)一個(gè)具有“百分秒、秒、分”計時(shí)功能的數字跑表，可以實(shí)現一個(gè)小時(shí)以?xún)染_至百分之一秒的計時(shí)。

數字跑表的顯示可以通過(guò)編寫(xiě)數碼管顯示程序來(lái)實(shí)現，本實(shí)例只給出數字跑表的實(shí)現過(guò)程。讀者還可以通過(guò)增加小時(shí)的計時(shí)功能，實(shí)現完整的跑表功能。

2．實(shí)例目標

本實(shí)例主要實(shí)現了計數及進(jìn)位的設計，通過(guò)幾個(gè)always模塊的設計實(shí)現一個(gè)特定用途的模塊——數字跑表。通過(guò)本實(shí)例，讀者應達到下面的一些實(shí)例目標。

• 初步掌握Verilog語(yǔ)言的設計方法。
• 完成一個(gè)數字跑表的設計。

原理簡(jiǎn)介

本數字跑表首先要從最低位的百分秒計數器開(kāi)始，按照系統時(shí)鐘進(jìn)行計數。計數至100后向秒計數器進(jìn)位，秒計數器以百分秒計數器的進(jìn)位位為時(shí)鐘進(jìn)行計數。計數至60后向分計數器進(jìn)位，分計數器以秒計數器的進(jìn)位位為時(shí)鐘進(jìn)行計數，讀者可以自行增加小時(shí)計數器。

數字跑表巧妙地運用進(jìn)位位作為計數時(shí)鐘來(lái)減少計數的位數。如果統一使用系統時(shí)鐘作為計數時(shí)鐘，那秒計數器將是一個(gè)6000進(jìn)制的計數器，而分計數器將是一個(gè)3600000進(jìn)制的計數器。這樣將極大的浪費FPGA的邏輯資源。而使用進(jìn)位位作為計數時(shí)鐘，只需要一個(gè)100進(jìn)制的計數器和兩個(gè)60進(jìn)制的計數器。

本實(shí)例的數字跑表模塊圖。

在實(shí)際的設計中，為了使計數器更加簡(jiǎn)單，計數器使用高低位兩個(gè)計數器實(shí)現。100進(jìn)制計數器分別是高位10進(jìn)制計數器，低位10進(jìn)制計數器；60進(jìn)制計數分別是高位6進(jìn)制計數器，低位10進(jìn)制計數器。這樣整個(gè)數字跑表使用6個(gè)計數器實(shí)現。

同時(shí)由于10進(jìn)制計數器重復使用了5次，可以使用獨立的模塊實(shí)現10進(jìn)制計數器，這樣就可以通過(guò)模塊復用來(lái)節省整個(gè)模塊使用的資源。

數字跑表提供了清零位CLR和暫停位PAUSE，百分秒的時(shí)鐘信號可以通過(guò)系統時(shí)鐘分頻提供。分頻至1/100s，即可實(shí)現真實(shí)的時(shí)間計數。詳細的時(shí)鐘分頻設計讀者可參考相關(guān)的資料實(shí)現，在本實(shí)例中不再提供。

代碼分析

下面給出這個(gè)數字跑表的源代碼，讀者可以將這些源代碼嵌入自己的工程設計中，來(lái)實(shí)現數字跑表的功能。

首先給出代碼中端口信號的定義，讀者可根據這些端口與自己的工程設計進(jìn)行連接。

• CLK：時(shí)鐘信號。
• CLR：異步復位信號。
• PAUSE：暫停信號。
• MSH、MSL：百分秒的高位和低位。
• SH、SL：秒信號的高位和低位。
• MH、ML：分鐘信號的高位和低位。

下面是數字跑表的Verilog HDL源代碼及說(shuō)明。

module paobiao(CLK,CLR,PAUSE,MSH,MSL,SH,SL,MH,ML); //端口說(shuō)明

input CLK,CLR;

input PAUSE;

output［3:0］ MSH,MSL,SH,SL,MH,ML; //內部信號說(shuō)明

reg［3:0］ MSH,MSL,SH,SL,MH,ML;

reg cn1,cn2; //cn1為百分秒向秒的進(jìn)位，cn2為秒向分的進(jìn)位

//百分秒計數模塊，每計滿(mǎn)100，cn1 產(chǎn)生一個(gè)進(jìn)位

always @(posedge CLK or posedge CLR) begin

if(CLR) begin //異步復位

{MSH,MSL}=8h00;

cn1=0;

end

else if(!PAUSE) begin //PAUSE 為0時(shí)正常計數，為1時(shí)暫停計數

if(MSL==9) begin

MSL=0; //低位計數至10時(shí)，低位歸零

if(MSH==9) begin

MSH=0; //低、高位計數至10時(shí)，高位歸零

cn1=1; //低、高位計數至10時(shí)，觸發(fā)進(jìn)位位

end

else //低位計數至10，高位計數未至10時(shí)，高位計數

MSH=MSH+1;

end

else begin

MSL=MSL+1; //低位計數未至10時(shí)，低位計數

cn1=0; //低位計數未至10時(shí)，不觸發(fā)進(jìn)位位

end

end

end

//秒計數模塊，每計滿(mǎn)60，cn2 產(chǎn)生一個(gè)進(jìn)位

always @(posedge cn1 or posedge CLR) begin

if(CLR) begin //異步復位

{SH,SL}=8h00;

cn2=0;

end

else if(SL==9) begin

SL=0; //低位計數至10時(shí)，低位歸零

if(SH==5) begin

SH=0; //低位計數至10，高位計數至6時(shí)，高位歸零

cn2=1; //低位計數至10，高位計數至6時(shí)，觸發(fā)進(jìn)位位

end

else

SH=SH+1; //低位計數至10，高位計未數至6時(shí)，高位計數

end

else begin

SL=SL+1; //低位計數未至10時(shí)，低位計數

cn2=0; //低位計數未至10時(shí)，不觸發(fā)進(jìn)位位

end

end

//分鐘計數模塊，每計滿(mǎn)60，系統自動(dòng)清零

always @(posedge cn2 or posedge CLR) begin

if(CLR) begin //異步復位

{MH,ML}=8h00;

end

else if(ML==9) begin

ML=0; //低位計數至10時(shí)，低位歸零

if(MH==5)

MH=0; //低位計數至10，高位計數至6時(shí)，高位歸零

else

MH=MH+1; //低位計數至10，高位計未數至6時(shí)，高位計數

end

else

ML=ML+1; //低位計數未至10時(shí)，低位計數

end

endmodule

通過(guò)上面的這3個(gè)模塊，即可實(shí)現數字跑表的功能。