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FPGA設計開(kāi)發(fā)軟件ISE使用技巧之：典型實(shí)例-增量式設計演示

  • 　　6.9 典型實(shí)例12：增量式設計(Incremental Design)演示 　　6.9.1 實(shí)例的內容及目標 　　1.實(shí)例的主要內容 　　6.7節對增量式設計這一方法的基本概念和流程做了全面的介紹。本節將以一個(gè)具體的實(shí)例幫助讀者熟悉增量式設計的操作流程。 　　本實(shí)例的源代碼參見(jiàn)隨書(shū)光盤(pán)Example6.9。此程序為PC機通過(guò)串口向SRAM寫(xiě)入數據，再由FPGA從SRAM中讀取數據通過(guò)串口將其送到PC機。 　　本實(shí)例的重點(diǎn)在于設計過(guò)程中是如何應用增量式設計的，而不是如何實(shí)現程序本身的功能。
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FPGA設計開(kāi)發(fā)軟件ISE使用技巧之：典型實(shí)例-ChipScope功能演示

  • 　　6.8 典型實(shí)例11：ChipScope功能演示 　　6.8.1 實(shí)例的內容及目標 　　1.實(shí)例的主要內容 　　本節通過(guò)一個(gè)簡(jiǎn)單的計數器，使用ChipScope的兩種實(shí)現流程，基于Xilinx開(kāi)發(fā)板完成設計至驗證的完整過(guò)程。本實(shí)例的工作環(huán)境如下。 　　· 設計軟件：ISE 7.1i。 　　· 綜合工具：ISE自帶的XST。 　　· 仿真軟件：ModelSim SE 5.8C。 　　· 在線(xiàn)調試：ChipScope Pro 8.2i。
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FPGA設計開(kāi)發(fā)軟件ISE使用技巧之：片上邏輯分析儀（ChipScope Pro）使用技巧

  • 　　6.7 片上邏輯分析儀(ChipScope Pro)使用技巧 　　在FPGA的調試階段，傳統的方法在設計FPGA的PCB板時(shí)，保留一定數量的FPGA管腳作為測試管腳。在調試的時(shí)候將要測試的信號引到測試管腳，用邏輯分析儀觀(guān)察內部信號。 　　這種方法存在很多弊端：一是邏輯分析儀價(jià)格高昂，每個(gè)公司擁有的數量有限，在研發(fā)期間往往供不應求，影響進(jìn)度;二是PCB布線(xiàn)后測試腳的數量就確定了，不能靈活地增加，當測試腳不夠用時(shí)會(huì )影響測試，測試管腳太多又影響PCB布局布線(xiàn)。 　　ChipScope Pro是ISE下
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FPGA設計開(kāi)發(fā)軟件ISE使用技巧之：增量式設計（Incremental Design）技巧

  • 　　6.6 增量式設計(Incremental Design)技巧 　　本節將對ISE下增量式設計做一個(gè)全面的介紹。FPGA作為一種現場(chǎng)可編程邏輯器件，其現場(chǎng)可重編程特性能夠提高調試速度。每次硬件工程師可以很方便地改變設計，重新進(jìn)行綜合、實(shí)現、布局布線(xiàn)，并對整個(gè)設計重新編程。 　　然而當設計算法比較復雜時(shí)，每一次綜合、實(shí)現、布局布線(xiàn)需要花很長(cháng)的時(shí)間。即使僅僅改變設計中的一點(diǎn)，也會(huì )使綜合編譯的時(shí)間成倍增加。而且更為麻煩的是如果整個(gè)工程的運行頻率很高，對時(shí)序的要求也很?chē)栏?，這樣重新布線(xiàn)往往會(huì )造成整個(gè)時(shí)序錯
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FPGA設計開(kāi)發(fā)軟件ISE使用技巧之：編譯與仿真設計工程

  • 　　6.5 編譯與仿真設計工程 　　編寫(xiě)代碼完成之后，一個(gè)很重要的工作就是驗證代碼功能的正確性，這就需要對代碼進(jìn)行編譯與仿真。編譯主要是為了檢查代碼是否存在語(yǔ)法錯誤，仿真主要為了驗證代碼實(shí)現的功能是否正確。 　　編譯和仿真設計工程在整個(gè)設計中占有很重要的地位。因為代碼功能不正確或代碼的編寫(xiě)風(fēng)格不好對后期的設計會(huì )有很大的影響，所以需要花很多時(shí)間在設計工程的仿真上。 　　在這一節中將通過(guò)一個(gè)具體的實(shí)例來(lái)介紹如何對編譯工程代碼以及如何使用ISE自帶的仿真工具ISE Simulator進(jìn)行仿真。 　　1.
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FPGA設計開(kāi)發(fā)軟件ISE使用技巧之：創(chuàng )建設計工程

  • 　　6.4 創(chuàng )建設計工程 　　本節將重點(diǎn)講述如何在ISE下創(chuàng )建一個(gè)新的工程。要完成一個(gè)設計，第一步要做的就是新建一個(gè)工程。具體創(chuàng )建一個(gè)工程有以下幾個(gè)步驟。 　　(1)打開(kāi)Project Navigator，啟動(dòng)ISE集成環(huán)境。 　　ISE的啟動(dòng)請參見(jiàn)6.2節。 　　(2)選擇“File”/“New Project”菜單項，啟動(dòng)新建工程對話(huà)框。 　　會(huì )彈出如圖6.9的對話(huà)框。 　　如圖6.9所示，新建工程時(shí)需要設置工程名稱(chēng)和新建工程的路徑，還要設置
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FPGA設計開(kāi)發(fā)軟件ISE使用技巧之：ISE軟件的設計流程

  • 　　6.3 ISE軟件的設計流程 　　Xilinx公司的ISE軟件是一套用以開(kāi)發(fā)Xilinx公司的FPGA&CPLD的集成開(kāi)發(fā)軟件，它提供給用戶(hù)一個(gè)從設計輸入到綜合、布線(xiàn)、仿真、下載的全套解決方案，并很方便地同其他EDA工具接口。 　　其中，原理圖輸入用的是第三方軟件ECS;狀態(tài)圖輸入用的是StateCAD;HDL綜合可以使用Xilinx公司開(kāi)發(fā)的XST、Synopsys公司開(kāi)發(fā)的FPGA Express和Synplicity公司的Synplify/Synplify Pro等;測試激勵可以是圖
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FPGA設計開(kāi)發(fā)軟件ISE使用技巧之：ISE軟件的安裝與啟動(dòng)

  • 　　6.2 ISE軟件的安裝與啟動(dòng) 　　6.2.1 ISE軟件的安裝 　　ISE的安裝改變了license管理方式，在安裝后并不需要任何license支持，僅僅是在這安裝過(guò)程式中輸入ISE的注冊序列號(Register ID)即可。ISE 7.1i安裝啟動(dòng)界面如圖6.1所示。 　　   　　圖6.1 ISE 7.1i安裝啟動(dòng)界面 　　安裝ISE時(shí)只需要根據所選的版本是在PC機或工作站上，然后根據軟件的提示安裝即可，這里不做詳細敘述，只對安裝的幾個(gè)問(wèn)題進(jìn)行說(shuō)明。 　　1.環(huán)境變量
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FPGA設計開(kāi)發(fā)軟件ISE使用技巧之：ISE軟件簡(jiǎn)介

  • 　　ISE軟件簡(jiǎn)介 　　Xilinx作為當界上最大的FPGA/CPLD生產(chǎn)商之一，長(cháng)期以來(lái)一直推動(dòng)著(zhù)FPGA/CPLD技術(shù)的發(fā)展。其開(kāi)發(fā)的軟件也不斷升級換代，由早期的Foundation系列逐步發(fā)展到目前的ISE 9.x系列。 　　ISE是集成綜合環(huán)境的縮寫(xiě)，它是Xillinx FPGA/CPLD的綜合性集成設計平臺，該平臺集成了設計、輸入、仿真、邏輯綜合、布局布線(xiàn)與實(shí)現、時(shí)序分板、芯片下載與配置、功率分析等幾乎所有設計流程所需工具。 　　ISE系列軟件分為4個(gè)系列：WebPACK、BaseX、Fo
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ISE時(shí)序約束筆記2——Global Timing Constraints

  • 　　問(wèn)題思考 　　單一的全局約束可以覆蓋多延時(shí)路徑 　　如果箭頭是待約束路徑，那么什么是路徑終點(diǎn)呢? 　　所有的寄存器是否有一些共同點(diǎn)呢? 　　   　　問(wèn)題解答 　　什么是路徑終點(diǎn)呢? 　　——FLOP1,FLOP2,FLOP3,FLOP4,FLOP5。 　　所有的寄存器是否有一些共同點(diǎn)呢? 　　——它們共享一個(gè)時(shí)鐘信號，約束這個(gè)網(wǎng)絡(luò )的時(shí)序可以同時(shí)覆蓋約束這些相關(guān)寄存器間的延時(shí)路徑。 　　周期約束 　　周期約束覆蓋由參
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ISE時(shí)序約束筆記1——Global Timing Constraints

  • 　　時(shí)序約束和你的工程 　　執行工具不會(huì )試圖尋找達到最快速的布局&布線(xiàn)路徑。——取而代之的是，執行工具會(huì )努力達到你所期望的性能要求。 　　性能要求和時(shí)序約束相關(guān)——時(shí)許約束通過(guò)將邏輯元件放置的更近一些以縮短布線(xiàn)資源從而改善設計性能。 　　沒(méi)有時(shí)序約束的例子 　　   　　該工程沒(méi)有時(shí)序約束和管腳分配 　　——注意它的管腳和放置 　　——該設計的系統時(shí)鐘頻率能夠跑到50M
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賽靈思發(fā)布ISE 13.4 設計套件

  •  　　全球可編程平臺領(lǐng)導廠(chǎng)商賽靈思公司日前宣布推出 ISE 13.4設計套件。該設計套件可提供對 MicroBlaze 微控制器系統 (MCS) 的公共訪(fǎng)問(wèn)功能、面向 28nm 7 系列 FPGA 的全新 RX 裕量分析和調試功能，以及支持面向 Artix-7 系列和 Virtex -7 XT 器件的部分可重
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賽靈思推出ISE 12.3設計套件，引入AMBA 4 AXI4 IP 核

  • ?　　ISE12.3增強PlanAhead?設計與分析控制臺，并進(jìn)一步優(yōu)化功耗，標志著(zhù)支持?AXI4?接口IP的推出，和即插即用FPGA?設計的實(shí)現　　賽靈思公司(Xilinx,?Inc.?)宣布推出?ISE??12.3設計套件，這標志著(zhù)這個(gè)FPGA?行業(yè)領(lǐng)導者針對片上系統設計的互聯(lián)功能模塊，?開(kāi)始推出滿(mǎn)足AMBA??4?AXI4?規范的IP核，以及用于提高生產(chǎn)力的&
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賽靈思宣布Virtex-6 FPGA系列兼容PCI Express 2.0標準

  • ?　　全球可編程邏輯解決方案領(lǐng)導廠(chǎng)商賽靈思公司今天宣布其最新一代Virtex?-6?FPGA系列兼容PCI?Express??2.0標準，與前一代產(chǎn)品系列相比功耗降低50%，與競爭產(chǎn)品相比性能提高15%。在Virtex-6?FPGA中集成的第二代PCIe?模塊已經(jīng)通過(guò)了1-8通道配置的PCI-SIG?PCI?Express?2.0版本兼容性與互操作性測試，進(jìn)一步豐富了賽靈思及其支持廣泛采用的串行互連標準的聯(lián)盟成員的設計資源。這
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Xilinx宣布推出 ISE 設計套件11.3 版本軟件

  • ?　　全球可編程邏輯解決方案領(lǐng)導廠(chǎng)商賽靈思公司?(Xilinx,?Inc.?)?日前宣布推出?ISE??設計套件11.3?版本軟件，為Virtex?-6?HXT?FPGA?設計提供支持。Virtex?-6?HXT?FPGA?專(zhuān)為40G/100G?有線(xiàn)通信和數據通信而優(yōu)化，為超高帶寬系統的設計人員提供線(xiàn)速超過(guò)?11Gbps的串行接口技術(shù)。ISE&nb
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