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基于Verilog HDL的I2C總線(xiàn)分析器

  • 提出了采用VerilogHDL設計I2C總線(xiàn)分析器的方法，該I2C總線(xiàn)分析器支持三種不同的工作模式：被動(dòng)、主機和從...
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Verilog HDL阻塞屬性探究及其應用

  • Verilog HDL中，有兩種過(guò)程賦值方式，即阻塞賦值(blocking)和非阻塞賦值(nonblocking)。阻塞賦值執行時(shí)，RHS(right hand statement)估值與更新LHS(left hand statement)值一次執行完成，計算完畢，立即更新。在執行時(shí)
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基于Verilog HDL濾波器的設計

  • 　現代計算機和通信系統中廣泛采用數字信號處理的技術(shù)和方法，其基本思路是先把信號用一系列的數字來(lái)表示，然后對這些數字信號進(jìn)行各種快速的數學(xué)運算。其目的是多種多樣的，有的是為了加密，有的是為了去掉噪聲等無(wú)
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ST-BUS總線(xiàn)接口模塊的Verilog HDL設計

  • ST-BUS總線(xiàn)接口模塊的Verilog HDL設計,ST-BUS是廣泛應用于E1通信設備內部的一種模塊間通信總線(xiàn)。結合某專(zhuān)用通信系統E1接口轉換板的設計，本文對ST-BUS總線(xiàn)進(jìn)行了介紹，討論了ST-BUS總線(xiàn)接口收發(fā)模塊的設計方法，給出了Verilog HDL實(shí)現和模塊的時(shí)序仿真圖。
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PLD/FPGA硬件語(yǔ)言設計verilog HDL

  • PLD/FPGA硬件語(yǔ)言設計verilog HDL,HDL概述　　隨著(zhù)EDA技術(shù)的發(fā)展，使用硬件語(yǔ)言設計PLD/FPGA成為一種趨勢。目前最主要的硬件描述語(yǔ)言是VHDL和verilog HDL及System Verilog。 VHDL發(fā)展的較早，語(yǔ)法嚴格;而Verilog HDL是在C語(yǔ)言的基礎上發(fā)展起來(lái)的一種硬
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Verilog HDL與VHDL及FPGA的比較分析

  • Verilog HDL與VHDL及FPGA的比較分析,　Verilog HDL　　優(yōu)點(diǎn)：類(lèi)似C語(yǔ)言，上手容易，靈活。大小寫(xiě)敏感。在寫(xiě)激勵和建模方面有優(yōu)勢?！　∪秉c(diǎn)：很多錯誤在編譯的時(shí)候不能被發(fā)現?！　HDL　　優(yōu)點(diǎn)：語(yǔ)法嚴謹，層次結構清晰?！　∪秉c(diǎn)：熟悉時(shí)間長(cháng)，不夠靈
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基于Verilog HDL的UART模塊設計與仿真

  • 摘要：通用異步收發(fā)器UART常用于微機和外設之間的數據交換，針對UART的特點(diǎn)，提出了一種基于Ver4log HDL的UART設計方法。采用自頂向下的設計路線(xiàn)，結合狀態(tài)機的描述形式，使用硬件描述語(yǔ)言設計UART的頂層模塊及各個(gè)子
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基于FPGA和DDS的信號源設計

  • 基于FPGA和DDS的信號源設計,1 引言
    直接數字頻率合成DDS(Direct Digital Synthesizer)是基于奈奎斯特抽樣定理理論和現代器件生產(chǎn)技術(shù)發(fā)展的一種新的頻率合成技術(shù)。與第二代基于鎖相環(huán)頻率合成技術(shù)相比，DDS具有頻率切換時(shí)間短、頻率分辨率
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Altium加快其軟件更新步伐

  • 　　Altium繼續在其下一代電子產(chǎn)品設計軟件Altium Designer中提供新功能，幫助電子產(chǎn)品設計人員站在新科技和潮流的最前沿。 　　Altium公司首席執行官Nick Martin表示：“我們認為，讓用戶(hù)等待每隔數年才更新一次版本的產(chǎn)業(yè)模型已經(jīng)完全不符合當前的需求。” 　　此次最重要的新特性是基于網(wǎng)絡(luò )的軟件許可證管理和訪(fǎng)問(wèn)選項。它使電子產(chǎn)品設計人員能夠有效地管理設計團隊、工作量及項目。 　　Altium Designer中的其他新特性包括針對板卡級設計人員的定制FP
  • 關(guān)鍵字： Altium  電子產(chǎn)品設計  FPGA  HDL  

基于Verilog HDL的DDS設計與仿真

  • 直接數字頻率合成技術(shù)(Direct Digital Synthesize，DDS)是繼直接頻率合成技術(shù)和鎖相式頻率合成技術(shù)之后的第三代頻率合成技術(shù)。它采用全數字技術(shù)，并從相位角度出發(fā)進(jìn)行頻率合成。隨著(zhù)微電子技術(shù)和數字集成電路的飛速
  • 關(guān)鍵字： Verilog  HDL  DDS  仿真    

基于Verilog HDL數字電位器ADN2850的串口控制

  • 摘要：數字電位器由于可調精度高，更穩定，定位更準確，操作更方便，數據可長(cháng)期保存和隨時(shí)刷新等優(yōu)點(diǎn)，在某些場(chǎng)合具有模擬電位器不可比擬的優(yōu)勢。論述對數字電位器ADN2850的一種方便的控制方法，通過(guò)計算機上的串口直
  • 關(guān)鍵字： 串口  控制  ADN2850  數字電位器  Verilog  HDL  基于  

NI FlexRIO是否必須使用FPGA模塊

  • NILabVIEWFPGA模塊可以幫助您利用LabVIEW程序框圖對一個(gè)FPGA進(jìn)行編程。在其底層，該模塊采用代碼生成技術(shù)實(shí)...
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基于神經(jīng)網(wǎng)絡(luò )電機 速度控制器的SOPC系統

基于SystemC的系統級芯片設計方法研究

  • 　　隨著(zhù)集成電路制造技術(shù)的迅速發(fā)展,SOC設計已經(jīng)成為當今集成電路設計的發(fā)展方向。SO C設計的復雜性對集成電路設計的各個(gè)層次,特別是對系統級芯片設計層次,帶來(lái)了新挑戰，原有的HDL難以滿(mǎn)足新的設計要求。 　　硬件設計領(lǐng)域有2種主要的設計語(yǔ)言：VHDL和Verilog HDL。而兩種語(yǔ)言的標準不統一，導致軟硬件設計工程師之間工作交流出現障礙,工作效率較低。因此，集成電路設計界一直在尋找一種能同時(shí)實(shí)現較高層次的軟件和硬件描述的系統級設計語(yǔ)言。Synopsys公司與Coware公司針對各方對系統級設計語(yǔ)言的
  • 關(guān)鍵字： SOC  SystemC  集成電路  VHDL  Verilog HDL  
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hdl介紹

　HDL(Hardware Description Language)，是硬件描述語(yǔ)言。顧名思義，硬件描述語(yǔ)言就是指對硬件電路進(jìn)行行為描述、寄存器傳輸描述或者結構化描述的一種新興語(yǔ)言。 　　主流的HDL分為VHDL和Verilog HDL。VHDL誕生于1982年。在1987年底，VHDL被IEEE和美國國防部確認為標準硬件描述語(yǔ)言。自IEEE公布了VHDL的標準版本，IEEE- 1076（簡(jiǎn)稱(chēng) [ 查看詳細 ]

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