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用FPGA構建邊緣AI推理應用很難？這樣做，變簡(jiǎn)單！

對于希望在邊緣的推理處理器上實(shí)施人工智能 (AI) 算法的設計人員來(lái)說(shuō)，他們正不斷面臨著(zhù)降低功耗并縮短開(kāi)發(fā)時(shí)間的壓力，即使在處理需求不斷增加的情況下也是如此?，F場(chǎng)可編程門(mén)陣列 (FPGA) 為實(shí)施邊緣AI所需的神經(jīng)網(wǎng)絡(luò ) (NN) 推理引擎提供了特別有效的速度和效率效率組合。然而，對于不熟悉 FPGA 的開(kāi)發(fā)人員來(lái)說(shuō)，傳統FPGA的開(kāi)發(fā)方法可能相當復雜，往往導致他們去選擇不太理想的解決方案。本文將介紹來(lái)自Microchip Technology的一種比較簡(jiǎn)單的方法。通過(guò)這種方法，開(kāi)發(fā)人員可以使用FPGA和軟
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實(shí)驗15：環(huán)形計數器

實(shí)驗目的（1）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗理解和掌握環(huán)形計數器原理；（3）學(xué)習用Verilog HDL行為級描述時(shí)序邏輯電路。實(shí)驗任務(wù)設計一個(gè)4位右循環(huán)一個(gè)1的環(huán)形計數器。實(shí)驗原理將移位寄存器的輸出q0連接到觸發(fā)器q3的輸入，并且在這4個(gè)觸發(fā)器中只有一個(gè)輸出為1，另外3個(gè)為0，這樣就構成了一個(gè)環(huán)形計數器。初始化復位時(shí)，給q0一個(gè)置位信號，則唯一的1將在環(huán)形計數器中循環(huán)移位，每4個(gè)時(shí)鐘同期輸出一個(gè)高電平脈沖。Verilog HDL建模描述用行為級描述
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實(shí)驗14：移位寄存器

實(shí)驗目的（1）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗理解和掌握移位寄存器原理；（3）學(xué)習用Verilog HDL行為級描述時(shí)序邏輯電路。實(shí)驗任務(wù)本實(shí)驗的任務(wù)是設計一個(gè)7位右移并行輸入、串行輸出的移位寄存器。實(shí)驗原理如果將多個(gè)觸發(fā)器級聯(lián)就構成一個(gè)多位的移位寄存器，如下圖所示，是以4位移位寄存器為例的邏輯電路圖，其中的LD/SHIFT是一個(gè)置數/移位控制信號。當LD/SHIFT為1時(shí)，在CP作用下，從輸入端A、B、C、D并行接收數據；當LD/SHIFT為0時(shí)，在
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實(shí)驗13：JK觸發(fā)器

實(shí)驗目的（1）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗理解和掌握JK觸發(fā)器原理；（3）學(xué)習用Verilog HDL語(yǔ)言行為機描述方法描述JK觸發(fā)器電路。實(shí)驗任務(wù)本實(shí)驗的任務(wù)是設計一個(gè)JK觸發(fā)器實(shí)驗原理帶使能端RS鎖存器的輸入端R=S=1時(shí)，鎖存器的次態(tài)不確定，這一因素限制了其應用。為了解決這個(gè)問(wèn)題，根據雙穩態(tài)元件兩個(gè)輸出端互補的特點(diǎn)，用Q和非Q反饋控制輸入信號，并用J代替S,用K代替R,構成了J-K鎖存器。Verilog HDL建模描述用行為級描述實(shí)現的帶異步
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實(shí)驗12：邊沿觸發(fā)的D觸發(fā)器

實(shí)驗目的（1）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗理解和掌握D觸發(fā)器原理；（3）學(xué)習用Verilog HDL語(yǔ)言行為機描述方法描述D觸發(fā)器電路。實(shí)驗任務(wù)本實(shí)驗的任務(wù)是描述一個(gè)帶有邊沿觸發(fā)的同步D觸發(fā)器電路，并通過(guò)STEP FPGA開(kāi)發(fā)板的12MHz晶振作為觸發(fā)器時(shí)鐘信號clk，撥碼開(kāi)關(guān)的狀態(tài)作為觸發(fā)器輸入信號d，觸發(fā)器的輸出信號q和~q，用來(lái)分別驅動(dòng)開(kāi)發(fā)板上的LED，在clk上升沿的驅動(dòng)下，當撥碼開(kāi)關(guān)狀態(tài)變化時(shí)LED狀態(tài)發(fā)生相應變化。實(shí)驗原理從D觸發(fā)器的特
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實(shí)驗11：RS觸發(fā)器

實(shí)驗目的（1）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗理解和掌握RS觸發(fā)器原理；（3）學(xué)習用Verilog HDL語(yǔ)言行為級描述方法描述RS觸發(fā)器電路。實(shí)驗任務(wù)本實(shí)驗的任務(wù)是描述一個(gè)RS觸發(fā)器電路，并通過(guò)STEP FPGA開(kāi)發(fā)板的12MHz晶振作為觸發(fā)器時(shí)鐘信號clk，撥碼開(kāi)關(guān)的狀態(tài)作為觸發(fā)器輸入信號S,R，觸發(fā)器的輸出信號Q和非Q，用來(lái)分別驅動(dòng)開(kāi)發(fā)板上的LED，在clk上升沿的驅動(dòng)下，當撥碼開(kāi)關(guān)狀態(tài)變化時(shí)LED狀態(tài)發(fā)生相應變化。實(shí)驗原理基本RS觸發(fā)器可以由兩
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實(shí)驗10：七段數碼管

1. 實(shí)驗目的（1）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗理解和掌握數碼管驅動(dòng)；（3）學(xué)習用Verilog HDL描述數碼管驅動(dòng)電路。2. 實(shí)驗任務(wù)在數碼管上顯示數字。3. 實(shí)驗原理數碼管是工程設計中使用很廣的一種顯示輸出器件。一個(gè)7段數碼管（如果包括右下的小點(diǎn)可以認為是8段）分別由a、b、c、d、e、f、g位段和表示小數點(diǎn)的dp位段組成。實(shí)際是由8個(gè)LED燈組成的，控制每個(gè)LED的點(diǎn)亮或熄滅實(shí)現數字顯示。通常數碼管分為共陽(yáng)極數碼管和共陰極數碼管，結構如下圖
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Microchip FPGA采用量身定制的PolarFire FPGA和SoC解決方案協(xié)議棧

為智能邊緣設計系統正面臨前所未有的困難。市場(chǎng)窗口在縮小，新設計的成本和風(fēng)險在上升，溫度限制和可靠性成為雙重優(yōu)先事項，而對全生命周期安全性的需求也在不斷增長(cháng)。要滿(mǎn)足這些同時(shí)出現的需求，需要即時(shí)掌握特殊技術(shù)和垂直市場(chǎng)的專(zhuān)業(yè)知識。沒(méi)有時(shí)間從頭開(kāi)始。Microchip Technology Inc.（美國微芯科技公司）今日宣布在其不斷增長(cháng)的中端FPGA和片上系統（SoC）支持系列產(chǎn)品中增加了九個(gè)新的技術(shù)和特定應用解決方案協(xié)議棧，涵蓋工業(yè)邊緣、智能嵌入式視覺(jué)和邊緣通信。Microchip FPGA業(yè)務(wù)部戰略副總裁S
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英特爾計劃將可編程解決方案事業(yè)部作為獨立業(yè)務(wù)運營(yíng)

英特爾公司宣布計劃拆分旗下的可編程解決方案事業(yè)部（PSG），將其作為獨立業(yè)務(wù)運營(yíng)。這一決定將賦予PSG所需的自主性和靈活性，以全面加速其發(fā)展，并更有力地參與FPGA行業(yè)的競爭，并廣泛服務(wù)于包括數據中心、通信、工業(yè)、汽車(chē)和航空航天等領(lǐng)域在內的多個(gè)市場(chǎng)。英特爾還宣布，英特爾執行副總裁Sandra Rivera將擔任PSG部門(mén)的首席執行官，同時(shí)Shannon Poulin將擔任首席運營(yíng)官。在英特爾的持續支持下，PSG部門(mén)的獨立運營(yíng)預計將于2024年1月1日開(kāi)始。英特爾預計在發(fā)布2024年第一季度財報時(shí)，將PSG
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IP 廠(chǎng)商想要抬高「天花板」

Arm 成功上市，上市當天股價(jià)飆升近 25%。
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AMD Kria K24 SOM加速工業(yè)及商業(yè)電機控制應用創(chuàng )新

電機控制系統無(wú)處不在，據統計電機控制消耗了全球工業(yè)能源總用量的70%。隨著(zhù)電機系統變得更加精密復雜，提供各種速度能力，并且越來(lái)越多采用新材料設計，包括碳化硅和氮化鎵來(lái)提升效率與性能，同時(shí)還能夠降低能耗。新的現代電機需要先進(jìn)的電機驅動(dòng)系統來(lái)控制這些電機，這樣才能使其扭矩、速度以及應變速達到最大，同時(shí)還能使能耗降到最低。電機驅動(dòng)系統主要是有三個(gè)要素，第一是驅動(dòng)器，第二是供電部分，第三是電機本身。因此專(zhuān)家也表示，提高電機的效率將對全球用電量產(chǎn)生顯著(zhù)的積極影響。提高這些應用的效率夠使能耗降低15%到40%。所以，
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英特爾宣布分拆FPGA業(yè)務(wù)，目標2-3年后獨立IPO！

英特爾今天通過(guò)官網(wǎng)正式宣布，將負責開(kāi)發(fā)英特爾的 Agilex、Stratix 和其他 FPGA 產(chǎn)品的可編程解決方案部門(mén)（PSG）剝離，作為獨立業(yè)務(wù)運營(yíng)，目標是在兩到三年后 IPO中出售部分業(yè)務(wù)。英特爾宣布將PSG獨立，并推向IPO2015年5月底，英特爾宣布以167億美元完成了對Altera的收購，成為了其后來(lái)的PSG部門(mén)，這也是英特爾史上規模最大的一筆收購。Altera在20年前發(fā)明了世界上第一個(gè)可編程邏輯器件，尤以FPGA芯片著(zhù)稱(chēng)。隨后在2020年，英特爾的競爭對手AMD也宣布以350億美元的估值收
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AMD推出為超低時(shí)延電子交易專(zhuān)屬打造的基于FPGA的加速卡

解決方案合作伙伴Alpha Data、Exegy和Hypertec加入到不斷壯大的面向金融科技市場(chǎng)的超低時(shí)延解決方案生態(tài)系統
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銀牛視覺(jué)AI處理器采用芯原創(chuàng )新的ISP IP

芯原股份近日宣布3D視覺(jué)與人工智能（AI）解決方案提供商銀牛微電子（簡(jiǎn)稱(chēng)“銀?！保┰谄淞慨a(chǎn)的NU4100視覺(jué)AI處理器中采用了芯原低延遲、低功耗的雙通道圖像信號處理器（ISP）IP，為機器人、增強現實(shí)（AR）/虛擬現實(shí)（VR）/混合現實(shí)（MR）、無(wú)人機等多種應用領(lǐng)域帶來(lái)了優(yōu)秀的圖像和視覺(jué)體驗。銀牛NU4100是一款高度集成的單芯片視覺(jué)AI處理器，具備高質(zhì)量的3D深度感知、優(yōu)化的AI處理和片上基于視覺(jué)的實(shí)時(shí)定位與建圖（VSLAM），并可以低功耗、低延遲地處理來(lái)自多個(gè)4K攝像頭的大量數據。作為一款功能強大的視
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Cadence推出面向硅設計的全新Neo NPU IP和NeuroWeave SDK,加速設備端和邊緣AI性能及效率

●? ?Neo NPU可有效地處理來(lái)自任何主處理器的負載，單核可從 8 GOPS 擴展到 80 TOPS，多核可擴展到數百 TOPS●? ?AI IP可提供業(yè)界領(lǐng)先的 AI 性能和能效比，實(shí)現最佳 PPA 結果和性?xún)r(jià)比●? ?面向廣泛的設備端和邊緣應用，包括智能傳感器、物聯(lián)網(wǎng)、音頻/視覺(jué)、耳戴/可穿戴設備、移動(dòng)視覺(jué)/語(yǔ)音 AI、AR/VR 和 ADAS●? ?全面、通用的 NeuroWeave SDK 可通過(guò)廣泛的 Caden
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