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BittWare用FPGA實(shí)現I/O開(kāi)關(guān)量大于5Gbps
- BittWare是混合(DSP和FPGA)電路板級方案供應商，日前該公司采用ADI的TigerSHARC及Altera的FPGA技術(shù)，推出ATLANTiS Rev 2.0(新TigerSHARC使用的高級傳輸鏈路架構)、I/O切換和處理器件。 ATLANTiS采用FPGA實(shí)現，便于板外I/O通訊路由和處理，允許系統設計師們設置并動(dòng)態(tài)連接。所有輸入和輸出均通過(guò)ATLANTiS進(jìn)行路由，每簇通信量大于5GBps。ATLANTiS集成了DSP、PCI橋、PMC接口和I/O外設及板載F
- 關(guān)鍵字： 5Gbps BittWare FPGA I/O
采用FPGA的低功耗系統設計
- 結合采用低功耗元件和低功耗設計技術(shù)在目前比以往任何時(shí)候都更有價(jià)值。隨著(zhù)元件集成更多功能，并越來(lái)越小型化，對低功耗的要求持續增長(cháng)。當把可編程邏輯器件用于低功耗應用時(shí)，限制設計的低功耗非常重要。本文將討論減小動(dòng)態(tài)和靜態(tài)功耗的各種方法，并且給出一些例子說(shuō)明如何使功耗最小化。 功耗的三個(gè)主要來(lái)源是啟動(dòng)、待機和動(dòng)態(tài)功耗。器件上電時(shí)產(chǎn)生的相關(guān)電流即是啟動(dòng)電流；待機功耗又稱(chēng)作靜態(tài)功耗，是電源開(kāi)啟但I/O上沒(méi)有開(kāi)關(guān)活動(dòng)時(shí)器件的功耗；動(dòng)態(tài)功耗是指器件正常工作時(shí)的功耗。 啟動(dòng)電流因器件而異
- 關(guān)鍵字： FPGA 嵌入式 消費電子
基于FPGA的毫米波多目標信號形成技術(shù)的研究
- 毫米波多目標信號發(fā)生器通過(guò)模擬的方法產(chǎn)生多種類(lèi)型高精度的雷達多目標回波信號，在實(shí)際雷達系統前端不具備的條件下對雷達系統后級進(jìn)行調試，便于制導武器的性能測試，大大加快新武器的研制進(jìn)程。毫米波多目標信號產(chǎn)生的關(guān)鍵是要求回波信號距離分辨率極高，常規的多目標信號產(chǎn)生方法如使用數字延時(shí)線(xiàn)產(chǎn)生多目標之間的延時(shí)，其控制不靈活，并且有些延時(shí)線(xiàn)需要接ECL電源，使用不方便也增加了設計的復雜度。使用分立元件實(shí)現延時(shí)則使電路元件過(guò)多，電路的穩定性及延時(shí)的精確性也會(huì )大大降低。本文介紹一種新的產(chǎn)生毫米波雷達模擬器的多目標信號的方法
- 關(guān)鍵字： FPGA
大型設計中FPGA的多時(shí)鐘策略
- 利用FPGA 實(shí)現大型設計時(shí)，可能需要FPGA 具有以多個(gè)時(shí)鐘運行的多重數據通路，這種多時(shí)鐘FPGA 設計必須特別小心，需要注意最大時(shí)鐘速率、抖動(dòng)、最大時(shí)鐘數、異步時(shí)鐘設計和時(shí)鐘/數據關(guān)系。設計過(guò)程中最重要的一步是確定要用多少個(gè)不同的時(shí)鐘，以及如何進(jìn)行布線(xiàn)，本文將對這些設計策略深入闡述。 FPGA 設計的第一步是決定需要什么樣的時(shí)鐘速率，設計中最快的時(shí)鐘將確定FPGA 必須能處理的時(shí)鐘速率。最快時(shí)鐘速率由設計中兩個(gè)觸發(fā)器之間一個(gè)信號的傳輸時(shí)間P 來(lái)決定，如果P 大于時(shí)鐘周期T，則當信號在一個(gè)觸發(fā)
- 關(guān)鍵字： FPGA 嵌入式
自適應算術(shù)編碼的FPGA實(shí)現
- 算術(shù)編碼是一種無(wú)失真的編碼方法，能有效地壓縮信源冗余度，屬于熵編碼的一種。算術(shù)編碼的一個(gè)重要特點(diǎn)就是可以按分數比特逼近信源熵，突破了Haffman編碼每個(gè)符號只不過(guò)能按整數個(gè)比特逼近信源熵的限制。對信源進(jìn)行算術(shù)編碼，往往需要兩個(gè)過(guò)程，第一個(gè)過(guò)程是建立信源概率表，第二個(gè)過(guò)程是對信源發(fā)出的符號序列進(jìn)行掃描編碼。而自適應算術(shù)編碼在對符號序列進(jìn)行掃描的過(guò)程中，可一次完成上述兩個(gè)過(guò)程，即根據恰當的概率估計模型和當前符號序列中各符號出現的頻率，自適應地調整各符號的概率估計值，同時(shí)完成編碼。盡管從編碼效率上看不如已
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基于C的設計方式簡(jiǎn)化FPGA/協(xié)處理器混合平臺軟硬件協(xié)同設計
- 基于C的設計方式簡(jiǎn)化FPGA/協(xié)處理器混合平臺軟硬件協(xié)同設計 在最近幾年中日益流行在高性能嵌入式應用中使用現場(chǎng)可編程門(mén)陣列（FPGA）。FPGA已經(jīng)被證明有能力處理各種不同的任務(wù)，從相對簡(jiǎn)單的控制功能到更加復雜的算法操作。雖然FPGA在某些功能上比設計專(zhuān)用ASIC硬件具有時(shí)間和成本上的優(yōu)勢，但在面向軟件應用中FPGA比傳統處理器和DSP的優(yōu)勢并沒(méi)有體現出來(lái)。這很大程度上是由于過(guò)去割裂了硬件和軟件開(kāi)發(fā)工具和方法之間的關(guān)系?！ ∪欢罱麱PGA在面向軟件設計工具方面的發(fā)展，及器件容量的持續增
- 關(guān)鍵字： FPGA/協(xié)處理器
FPGA紅了，工具廠(chǎng)商笑了
- FPGA紅了，工具廠(chǎng)商笑了Cool FPGAs Make Tool Vendors Laugh據Gartner Dataquest在去年美國DAC(設計自動(dòng)化年會(huì ))期間公布的數據，每年采用ASIC開(kāi)始進(jìn)行設計的數量在逐年下降，取而代之的是ASSP（特殊應用標準產(chǎn)品），如圖1。由于深亞微米（DSM）制程以后，ASIC的開(kāi)發(fā)成本不斷上升，因此標準產(chǎn)品中的FPGA是理想的選擇之一（如圖2）。FPGA的應用領(lǐng)域不斷擴大，未來(lái)，消費電子（例如HDTV、無(wú)線(xiàn)路由器）和汽車(chē)電子是所有應用中成長(cháng)最快的（如圖3）。人們期盼
- 關(guān)鍵字： FPGA
平臺 FPGA 的發(fā)展帶來(lái)了什么？
- 平臺 FPGA 的發(fā)展帶來(lái)了什么？ Will The Evolution of Platform FPGAs? 當今多平臺 FPGA 動(dòng)搖 ASIC/ASSP 供應商。 作者 Richard Sevcik 賽靈思公司可編程邏輯系統與知識產(chǎn)權/內核及軟件解決方案部執行副總裁 有關(guān) FPGA 是否是 ASIC 和 ASSP 可行替代品的爭論已經(jīng)持續了近十年。iSupply、Gartner Dataquest 及其它業(yè)界分析師的研究表明當前正處在 ASIC 設計新客戶(hù)不斷減少，FPGA 設計新客戶(hù)
- 關(guān)鍵字： FPGA 嵌入式
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