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ADSP-21062與工控機數據交換電路設計
- 摘 要：本文根據系統需要，在信號處理機和工控機之間使用雙口SRAM，利用ADSP-21062的可編程FLAG引腳控制雙口SRAM的左右端口高位地址，設計了高速數據交換電路。關(guān)鍵詞：PC104；雙口SRAM；數據交換；CPLD ADSP-21062是ADI公司的通用DSP芯片，它具有強大的浮點(diǎn)/定點(diǎn)數據運算能力和很高的處理速度。多片ADSP-21062可以以多種形式方便地聯(lián)結成并行處理器系統，適合進(jìn)行實(shí)時(shí)數據采集和處理。本文利用多片ADSP-21062設計了連續波雷達信
- 關(guān)鍵字： CPLD PC104 數據交換 雙口SRAM 存儲器
基于PCI總線(xiàn)的高速實(shí)時(shí)數據采集系統
- 摘 要：本文介紹了一種基于PCI總線(xiàn)的高速實(shí)時(shí)數據采集系統的設計與實(shí)現方法，主要討論了高速數據采集的存儲與傳輸的硬件解決方案，以及該系統的控制邏輯的實(shí)現，最后給出了控制邏輯仿真波形。關(guān)鍵詞：PCI總線(xiàn)；CPCI總線(xiàn)；高速實(shí)時(shí)數據采集；FIFO；CPLD 引言目前的大多數雷達信號處理機都是采用自定義總線(xiàn)，不具有通用性，每進(jìn)行一些系統功能的改變就需要大量的硬件改動(dòng)。而CPCI總線(xiàn)作為一種新興的工業(yè)總線(xiàn)，其采用了PCI總線(xiàn)的電氣特性以及VME總線(xiàn)的物理特性，兼具了二者的優(yōu)點(diǎn)
- 關(guān)鍵字： CPCI總線(xiàn) CPLD FIFO PCI總線(xiàn) 高速實(shí)時(shí)數據采集
DSP和FPGA在圖像傳輸系統中的應用和實(shí)現
- 摘 要：本文重點(diǎn)介紹基于DSP和FPGA、采用中頻數字化方法，以及QPSK擴頻調制技術(shù)來(lái)實(shí)現圖像的無(wú)線(xiàn)傳輸。對擴頻通信系統的同步問(wèn)題提出了一種實(shí)現方法，并給出了部分實(shí)驗結果。關(guān)鍵詞：圖像傳輸；擴頻通信；同步；FPGA；DSP 視頻通信是目前計算機和通信領(lǐng)域的一個(gè)熱點(diǎn)。而無(wú)線(xiàn)擴頻與有線(xiàn)相比,有其固有的優(yōu)越性，如聯(lián)網(wǎng)方便、費用低廉等。所以開(kāi)發(fā)無(wú)線(xiàn)擴頻實(shí)時(shí)圖像傳輸系統有很高的實(shí)用價(jià)值。 系統設計在短距離通信中，通?？梢栽谑瞻l(fā)端加入奇偶校驗、累加和校驗等出錯重發(fā)的防噪聲措施
- 關(guān)鍵字： DSP FPGA 擴頻通信 同步 圖像傳輸
頻分分路中高速FFT的實(shí)現
- 摘 要：本文介紹了多相陣列FFT在星上多載波數字化分路中的應用，并針對星上處理的實(shí)時(shí)高速處理要求，提出了一種FFT的實(shí)現方案，并用一片FPGA芯片驗證了其正確性和可行性。關(guān)鍵詞：FFT；FPGA；頻分分路 多載波信號的數字化分路是衛星通信星上處理技術(shù)的關(guān)鍵技術(shù)之一，數字化分路技術(shù)主要有并行濾波器組分路、樹(shù)形濾波器組分路和多相陣列FFT分路三種。在通道數較多時(shí)，多相陣列FFT有效地使用了抽取技術(shù)，且FFT算法具有很高的計算效率，本文所討論的就是該方法中FFT的實(shí)現。
- 關(guān)鍵字： FFT FPGA 頻分分路
基于FPGA的可編程定時(shí)器/計數器8253的設計與實(shí)現
- 摘 要：本文介紹了可編程定時(shí)器/計數器8253的基本功能，以及一種用VHDL語(yǔ)言設計可編程定時(shí)器/計數器8253的方法，詳述了其原理和設計思想，并利用Altera公司的FPGA器件ACEX 1K予以實(shí)現。關(guān)鍵詞：FPGA；IP；VHDL 引言在工程上及控制系統中，常常要求有一些實(shí)時(shí)時(shí)鐘，以實(shí)現定時(shí)或延時(shí)控制，如定時(shí)中斷，定時(shí)檢測，定時(shí)掃描等，還要求有計數器能對外部事件計數。要實(shí)現定時(shí)或延時(shí)控制，有三種主要方法：軟件定時(shí)、不可編程的硬件定時(shí)、可編程的硬件定時(shí)器。其中可編
- 關(guān)鍵字： FPGA IP VHDL
256級灰度LED點(diǎn)陣屏顯示原理及基于FPGA的電路設計
- 摘 要：本文提出了一種LED點(diǎn)陣屏實(shí)現256級灰度顯示的新方法。詳細分析了其工作原理。并依據其原理，設計出了基于FPGA 的控制電路。關(guān)鍵詞：256級灰度；LED點(diǎn)陣屏；FPGA；電路設計 引言256級灰度LED點(diǎn)陣屏在很多領(lǐng)域越來(lái)越顯示出其廣闊的應用前景，本文提出一種新的控制方式，即逐位分時(shí)控制方式。隨著(zhù)大規?？删幊踢壿嬈骷某霈F，由純硬件完成的高速、復雜控制成為可能。 逐位分時(shí)點(diǎn)亮工作原理所謂逐位分時(shí)點(diǎn)亮，即從一個(gè)字節數據中依次提取出一位數據，分8次點(diǎn)亮對應的像
- 關(guān)鍵字： 256級灰度 FPGA LED點(diǎn)陣屏 電路設計 發(fā)光二極管 LED
一種高效的復信號處理芯片設計
- 摘 要：本文提出了一種高效的復信號處理芯片的設計方法。本芯片是某雷達信號處理機的一部分，接收3組ADC的輸出復數據，依次完成去直流、加窗、512點(diǎn)FFT、求功率譜和累加3組信號的功率譜等功能。在這5種功能中，加窗、512點(diǎn)FFT和求功率譜復用一個(gè)蝶形單元。本芯片由單片FPGA實(shí)現，計算精度高、速度較快，滿(mǎn)足雷達系統的實(shí)時(shí)處理要求。關(guān)鍵詞： FFT；蝶形單元；塊浮點(diǎn)；功率譜； FPGA 引言復信號處理芯片是某雷達系統的一部分。雷達系統的實(shí)時(shí)處理特點(diǎn)要求芯片運
- 關(guān)鍵字： FFT FPGA 蝶形單元 功率譜 塊浮點(diǎn)
基于CPLD的高速超聲車(chē)距報警器設計
- 摘要：本文給出了一個(gè)基于CPLD高速超聲車(chē)距報警器系統設計。關(guān)鍵詞：車(chē)距報警器；CPLD；雙口RAM 引言 為減少汽車(chē)碰撞事故的發(fā)生，汽車(chē)碰撞技術(shù)在近年發(fā)展很快。汽車(chē)避撞技術(shù)首先需要解決的問(wèn)題是汽車(chē)之間的安全距離，當汽車(chē)與汽車(chē)之間的距離小于安全距離時(shí)，就應該能夠自動(dòng)報警。本文給出了高速防撞器的核心部分：車(chē)距報警器的設計方法。筆者設計了一款安裝于車(chē)前／車(chē)尾的便攜式系統，能在汽車(chē)停車(chē)、倒車(chē)以及行使過(guò)程中自動(dòng)監控汽車(chē)與其它汽車(chē)、人和障礙物之間的距離，如果距離小于規定的安全距離
- 關(guān)鍵字： CPLD
基于A(yíng)D9430的數據采集系統設計
- 摘 要：本文介紹了高速ADC AD9430的功能，詳細說(shuō)明了使用高速FPGA來(lái)控制AD9430構成高速(140MSPS)、高精度(12位)數據采集系統的設計方法，并給出了具體實(shí)現的系統框圖和測試結果。關(guān)鍵詞：數據采集；FPGA；AD9430引言結合實(shí)際任務(wù)的要求，本文提出了一種基于A(yíng)D9430的高速數據采集系統，主要用于采集雷達回波。在這個(gè)系統中，選用高速邏輯器件控制A/D轉換和FIFO存儲，同時(shí)通過(guò)FPDP(Front Panel Data Port)總線(xiàn)將采集的數據發(fā)送出去。由
- 關(guān)鍵字： AD9430 FPGA 數據采集
基于雙DSP的磁軸承數字控制器容錯設計
- 摘 要：本文介紹了應用于磁軸承的雙DSP熱備容錯控制方案，該方案采用時(shí)鐘同步技術(shù)，由總線(xiàn)表決模塊實(shí)現系統的容錯處理，硬件判決模塊實(shí)現硬件故障判斷。由中心仲裁模塊根據兩判決模塊的結果進(jìn)行復雜的仲裁，并完成切換和完善的報警邏輯，從而提高了磁軸承控制系統的可靠性。關(guān)鍵詞：容錯；磁軸承； 控制器； CPLD； DSP引言電磁軸承(AMB)是利用可控電磁吸力將轉子懸浮起來(lái)的一種新型高性能軸承，具有無(wú)接觸、無(wú)摩擦、高速度、高精度、不需潤滑和密封等一系列特點(diǎn)，在交通、超高速超精密加工
- 關(guān)鍵字： CPLD DSP 磁軸承 控制器 容錯
基于PCI總線(xiàn)的實(shí)時(shí)DVB碼流接收系統的硬件設計
- 摘 要：本文介紹了基于PCI專(zhuān)用芯片PCI9054和CPLD的DVB碼流接收系統的硬件設計。該設計采用了PCI9054+CPLD的數字處理方案，并采用一種新的方法更高效地利用雙端口RAM，保證了高速、大容量數據流的實(shí)時(shí)處理。關(guān)鍵詞：DVB；PCI；CPLD；雙端口RAM；WDM模式 前言通過(guò)PC接收DVB(數字視頻廣播)碼流已成為一項新的多媒體數據接收技術(shù)。因此，設計基于PC平臺的DVB碼流接收卡，是數字廣播電視發(fā)展的需要。由于DVB傳輸流的平均傳輸速率為6
- 關(guān)鍵字： CPLD DVB PCI WDM模式 雙端口RAM 存儲器
基于FPGA的非對稱(chēng)同步FIFO設計
- 摘 要：本文在分析了非對稱(chēng)同步FIFO的結構特點(diǎn)及其設計難點(diǎn)的基礎上，采用VHDL描述語(yǔ)言，并結合FPGA，實(shí)現了一種非對稱(chēng)同步FIFO的設計。關(guān)鍵詞：非對稱(chēng)同步FIFO；VHDL；FPGA；DLL；BlockRAM引言FIFO是一種常用于數據緩存的電路器件，可應用于包括高速數據采集、多處理器接口和通信中的高速緩沖等各種領(lǐng)域。然而在某些應用，例如在某數據采集和處理系統中，需要通過(guò)同步FIFO來(lái)連接8位A/D和16位數據總線(xiàn)的MCU，但是由于目前同步FIFO器件的輸入與輸
- 關(guān)鍵字： BlockRAM DLL FPGA VHDL 非對稱(chēng)同步FIFO 存儲器
基于FPGA的高速數字鎖相環(huán)的設計與實(shí)現
- 摘 要：本文提出了一種利用邊沿觸發(fā)鑒相縮短鎖相環(huán)捕獲時(shí)間的方案，并詳細介紹了該方案基于FPGA的實(shí)現方法。通過(guò)對所設計的鎖相環(huán)進(jìn)行計算機仿真和硬件測試，表明該方案確實(shí)可以提高鎖相環(huán)的捕獲性能。關(guān)鍵詞：數字鎖相環(huán)(DPLL)；捕獲時(shí)間；FPGA；VHDL引言捕獲時(shí)間是鎖相環(huán)的一個(gè)重要參數，指的是鎖相環(huán)從起始狀態(tài)到達鎖定狀態(tài)所需時(shí)間。在一些系統中，如跳頻通信系統，由于系統工作頻率不斷地發(fā)生快速變化(每秒幾百次到幾千次，甚至高達上萬(wàn)次)，要求鎖相環(huán)能夠對信號相位快速捕獲。因此
- 關(guān)鍵字： FPGA VHDL 捕獲時(shí)間 數字鎖相環(huán)(DPLL)
用CPLD實(shí)現Gollmann密鑰流發(fā)生器
- 摘 要：本文根據Gollmann密鑰流發(fā)生器的原理和偽隨機序列產(chǎn)生的程序，利用VHDL語(yǔ)言和CPLD，設計出Gollmann密鑰流發(fā)生器。該發(fā)生器滿(mǎn)足一般的加密要求，可以保護信息傳輸的安全。關(guān)鍵詞：Gollmann ；VHDL ；CPLD；偽隨機序列引言對通信數據進(jìn)行加密的方法可分為兩大類(lèi)：軟加密和硬加密。其中硬加密具有加密強度大、可靠性高等特點(diǎn)。本文根據流密碼發(fā)生器原理，用CPLD設計出了Gollmann流密碼發(fā)生器。原理密碼安全的偽隨機序列發(fā)生器用于流密碼時(shí)十分理想
- 關(guān)鍵字： CPLD Gollmann VHDL 偽隨機序列
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