基于PCI總線(xiàn)的高速實(shí)時(shí)數據采集系統

摘    要：本文介紹了一種基于PCI總線(xiàn)的高速實(shí)時(shí)數據采集系統的設計與實(shí)現方法，主要討論了高速數據采集的存儲與傳輸的硬件解決方案，以及該系統的控制邏輯的實(shí)現，最后給出了控制邏輯仿真波形。
關(guān)鍵詞：PCI總線(xiàn)；CPCI總線(xiàn)；高速實(shí)時(shí)數據采集；FIFO；CPLD

引言
目前的大多數雷達信號處理機都是采用自定義總線(xiàn)，不具有通用性，每進(jìn)行一些系統功能的改變就需要大量的硬件改動(dòng)。而CPCI總線(xiàn)作為一種新興的工業(yè)總線(xiàn)，其采用了PCI總線(xiàn)的電氣特性以及VME總線(xiàn)的物理特性，兼具了二者的優(yōu)點(diǎn)，正在不斷的推廣應用。由于PCI總線(xiàn)接口比較容易實(shí)現，因此我們采用了基于CPCI總線(xiàn)的工控機來(lái)實(shí)現雷達信號處理。作為雷達信號處理的前端，數據采集板是通用雷達信號處理機的不可缺少的一部分。本文就是根據某通用雷達信號處理機的要求而設計的。實(shí)踐表明，該系統可以有效的解決數據的實(shí)時(shí)傳輸和存儲問(wèn)題，為信號的實(shí)時(shí)處理提供了方便。

數據采集系統的硬件結構
在某通用雷達信號處理機中，我們需要對雷達輸入信號的I和Q兩個(gè)通道的信號進(jìn)行中頻采樣，采樣精度為12位，最高采樣頻率為20MHz，數據采集卡采集到的數據要通過(guò)PCI總線(xiàn)實(shí)時(shí)的傳輸給數字信號處理板。每路數字信號字長(cháng)采用16位，兩路合并為32位數據，通過(guò)PCI總線(xiàn)進(jìn)行傳輸。
根據以上要求，采用圖1的設計方案。系統設計以PCI總線(xiàn)控制器為基礎，通過(guò)主控寫(xiě)方式將采集到的I、Q兩路數據實(shí)時(shí)傳送給數字信號處理板。系統的主要功能模塊有：ADC(AD9042)、PCI總線(xiàn)控制器(PCI9054)、FIFO緩沖器(IDT72V3660)、系統邏輯控制芯片CPLD(EPM7128)等。
其中ADC采用美國ADI公司生產(chǎn)的一種高速度、高性能、低功耗的12位AD9042。它片內帶有跟蹤/保持放大器和基準電源，只需單+5V電源即能工作，并能以最高41MHz的速率提供與CMOS兼容的邏輯數據輸出。而PCI9054是PLX公司的一種功能強大、使用靈活的PCI/CPCI系統總線(xiàn)的橋接芯片。它支持32位數據、33MHz速率的PCI總線(xiàn)，符合V2.1和V2.2版的PCI規范；既可以工作于從模式，又可以工作于PCI主模式下。
本系統采用PCI9054的主模式傳送。當FIFO輸出的半滿(mǎn)標志位(/HF)有效時(shí)，啟動(dòng)PCI9054的主模式寫(xiě)操作，把數據從FIFO由PCI總線(xiàn)傳送到信號處理板。數據傳送時(shí)，局部總線(xiàn)控制邏輯應驅動(dòng)地址總線(xiàn)、數據總線(xiàn)、讀寫(xiě)信號線(xiàn)及地址選通信號，控制PCI局部總線(xiàn)的數據傳輸。PCI一直監控局部總線(xiàn)，當PCI9054檢測到地址選通信號有效，并且地址線(xiàn)被驅動(dòng)為有效的地址信號時(shí)，表明局部總線(xiàn)有數據傳送。此時(shí)，PCI9054會(huì )直接將局部總線(xiàn)數據存入其內部主控寫(xiě)FIFO，隨后會(huì )向CPCI/PCI系統申請PCI總線(xiàn)控制權。在得到總線(xiàn)控制權后，根據映射地址自行完成本次主控寫(xiě)操作。局部總線(xiàn)控制器只需將數據寫(xiě)入PCI9054內部FIFO，其后的操作不需要CPLD的參與。
由于PCI9054內部的主控寫(xiě)FIFO只有32級深度，實(shí)時(shí)傳送高速數據時(shí)，PCI9054的內部FIFO會(huì )很快存滿(mǎn)，而外界的數據仍會(huì )源源不斷的傳送過(guò)來(lái)，可能會(huì )造成數據的丟失，因此必須要擴展外部FIFO。同時(shí)，AD9042的數據輸出需要與CMOS邏輯的接口器件相連接，因此我們采用CMOS器件IDT72V3660來(lái)擴展系統的FIFO。
CPLD控制芯片主要完成系統的控制邏輯，包括數據采集控制邏輯、FIFO控制邏輯和PCI接口控制邏輯三部分。我們采用Altera公司的EPM7128來(lái)實(shí)現系統的邏輯控制，并利用MaxPlusII軟件進(jìn)行設計、仿真和調試。實(shí)驗表明，EPM7128完全可以滿(mǎn)足系統的設計要求，大大提高了系統控制電路的集成度。

數據采集系統控制和CPLD設計
CPLD對系統的控制包括對AD9042的控制、對FIFO的控制以及對PCI9054的控制。其中，對PCI9054的邏輯控制是設計的重點(diǎn)。
對于A(yíng)D9042，只需要提供20MHz的編碼信號ENCODE，它就會(huì )在每一個(gè)ENCODE信號的上升沿觸發(fā)A/D轉換。同時(shí)，IDT72V3660在寫(xiě)允許信號有效時(shí)，也是在WCLK信號的上升沿把FIFO輸入數據線(xiàn)上的數據存入FIFO。因此，可以把40MHz的時(shí)鐘信號二分頻，得到的20MHz時(shí)鐘信號直接提供給AD9042和IDT72V3660，啟動(dòng)AD9042的模數轉換以及進(jìn)行采樣數據的存儲。同時(shí)注意，由于A(yíng)D9042的采集數據輸出需要3個(gè)時(shí)鐘延遲，系統剛啟動(dòng)時(shí)讀取的3個(gè)數據是無(wú)效數據。因此，信號處理板在軟件設計時(shí)，必須拋棄系統啟動(dòng)時(shí)讀取的前3個(gè)數據。這樣，A/D采樣的數據就會(huì )以20MHz的頻率存入FIFO，用以后續向信號處理板傳輸。
PCI9054局部總線(xiàn)可以工作在M模式、J模式和C模式下，M模式是專(zhuān)門(mén)為Motorola公司的MPC850和MPC860提供直接非復用的接口，J模式是數據和地址復用的模式，而C模式是數據和地址非復用的總線(xiàn)模式。電路設計和時(shí)序控制比較簡(jiǎn)單，因此在本系統中PCI9054局部總線(xiàn)工作在C模式。利用其FIFO的主控功能，通過(guò)突發(fā)傳輸將數據傳送到信號處理板中。
傳輸控制電路如圖2所示。CPLD充當局部總線(xiàn)的主控方，控制局部總線(xiàn)的數據傳輸，而PCI9054只作為局部總線(xiàn)的被動(dòng)方。需要傳送數據時(shí)，只要PCI9054沒(méi)有占用總線(xiàn)(即LHOLD、LHOLDA無(wú)效)，CPLD只需要使地址選通信號(/ADS)有效，同時(shí)送出有效的地址信號，就可以觸發(fā)一次數據傳送。PCI9054會(huì )在/ADS的上升沿鎖存地址信號。
數據傳送時(shí)根據突發(fā)控制信號(/BLAST、/BTERM)可以選擇單字傳輸、四字突發(fā)傳輸以及連續突發(fā)傳輸模式。如果Burst模式位和Bterm模式位使能，PCI9054就進(jìn)入連續突發(fā)模式。這樣，CPLD在發(fā)送出一個(gè)地址信號以后，就可以在每一個(gè)LCLK的下降沿送出一個(gè)32位數據。
如果PCI9054沒(méi)有準備好接收，它應該使它的準備好信號(/READY)無(wú)效，通知CPLD插入等待周期。同時(shí)，如果CPLD沒(méi)有準備好發(fā)送，可以使等待信號(/WAIT)有效，來(lái)主動(dòng)插入等待周期。主控發(fā)送方CPLD如果發(fā)送結束，就在發(fā)送數據的最后一個(gè)字節的同時(shí)，使突發(fā)傳送中止信號(/BTERM)有效，通知PCI9054這是突發(fā)傳送的最后一個(gè)字節，從而結束本次突發(fā)傳送。傳送過(guò)程中，如果PCI9054希望打斷本次突發(fā)傳輸，它也可以使/BTERM有效，來(lái)結束本次突發(fā)傳輸。CPLD如果要繼續傳送數據，只能使/ADS有效，同時(shí)送出地址信息，重新開(kāi)始下一次突發(fā)傳輸。
局部總線(xiàn)上的數據只是進(jìn)入PCI9054的內部主模式寫(xiě)FIFO，啟動(dòng)其主模式寫(xiě)傳輸。PCI9054首先通過(guò)總線(xiàn)申請信號線(xiàn)(/REQ)向PCI總線(xiàn)仲裁器申請總線(xiàn)，如果總線(xiàn)仲裁器允許，會(huì )向PCI9054回應一個(gè)總線(xiàn)應答信號(/GNT)，這樣PCI9054就控制了PCI總線(xiàn)，從而可以開(kāi)始主模式的數據傳送。
數據首先進(jìn)入PCI9054的內部32級的主模式寫(xiě)FIFO，然后通過(guò)PCI總線(xiàn)傳送到信號處理模塊。突發(fā)傳輸以一幀為單位，一幀傳送2048長(cháng)字，CPLD內置計數器，如果計數達到2048以后，就主動(dòng)向PCI9054發(fā)送/BTERM信號，以中止本次突發(fā)傳送。在突發(fā)傳送過(guò)程中，如果CPLD檢測到/BTERM有效，表示PCI9054主動(dòng)中止本次突發(fā)傳送，則CPLD控制邏輯應該使FIFO讀允許信號(/REN)無(wú)效，從而停止本次突發(fā)數據傳送。同時(shí)，不停的檢測PCI9054的/READY信號，如果準備好信號有效，則重新發(fā)送地址選通信號(/ADS)和地址信號，繼續本一幀數據的突發(fā)傳送。CPLD內部應該設置傳送計數器，以便能夠準確的計算出被PCI9054打斷以后繼續傳輸的地址。一幀數據傳送結束以后，就重新等待FIFO的半滿(mǎn)信號(/HF)，以啟動(dòng)下一幀的數據傳送。這樣，A/D采樣數據就通過(guò)PCI總線(xiàn)源源不斷的送入信號處理板。數據傳輸部分的仿真波形如圖3所示。
 
結語(yǔ)
本系統已應用于某通用雷達信號處理機中，是該雷達信號處理機的重要組成部分。經(jīng)前端對數據處理之后，在定時(shí)時(shí)鐘的驅動(dòng)下，對信號進(jìn)行實(shí)時(shí)A/D轉換。然后，利用PCI總線(xiàn)的高速傳送特性，把采集數據送入信號處理模塊，進(jìn)行后續的數字信號處理。工程實(shí)踐證明，該系統能夠可靠的工作，并為后續信號處理提供有效的數據?！?/P>

參考文獻
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