基于VHDL+FPGA的自動(dòng)售貨機控制模塊的設計與實(shí)現

EDA技術(shù)是以計算機為工具完成數字系統的邏輯綜合、布局布線(xiàn)和設計仿真等工作。電路設計者只需要完成對系統功能的描述，就可以由計算機軟件進(jìn)行系統處理，最后得到設計結果，并且修改設計方案如同修改軟件一樣方便。利用EDA工具可以極大地提高設計效率。

　　利用硬件描述語(yǔ)言編程來(lái)表示邏輯器件及系統硬件的功能和行為，是EDA設計方法的一個(gè)重要特征。VHDL（Very High Speed Integrated Circuit Hardware Description Language，超高速集成電路硬件描述語(yǔ)言）是硬件描述語(yǔ)言的一種，對系統硬件的描述功能很強而語(yǔ)法又比較簡(jiǎn)單。VHDL具有強大的行為描述能力，設計者可以不懂硬件的結構，只需集中精力進(jìn)行電子系統的設計和性能優(yōu)化；具有方便的邏輯仿真與調試功能，在設計早期就能查驗系統的功能，方便地比較各種方案的可行性及其優(yōu)劣。目前，VHDL作為IEEE的工業(yè)標準硬件描述語(yǔ)言，得到眾多EDA公司的支持，在電子工程領(lǐng)域已經(jīng)成為事實(shí)上通用硬件描述語(yǔ)言。

　　本文采用VHDL作為工具描述了自動(dòng)售貨機控制模塊的邏輯控制電路，并在FPGA上實(shí)現。該自動(dòng)售貨機能夠根據投入硬幣額度，按預定的要求在投入硬幣大于規定值時(shí)送出飲料并找零。

　　設計方案

　　本文所設計的簡(jiǎn)易自動(dòng)售貨機可銷(xiāo)售礦泉水，假設每瓶1.5元。設兩個(gè)投幣孔，分別接收1元和5角兩種硬幣，兩個(gè)輸出口，分別輸出購買(mǎi)的商品和找零。假設每次只能投入一枚1元或5角硬幣，投入1元5角硬幣后機器自動(dòng)給出一瓶礦泉水；投入2元硬幣后，在給出一瓶礦泉水的同時(shí)找回一枚5角的硬幣。另外設置一復位按鈕，當復位按鈕按下時(shí)，自動(dòng)售貨機回到初始狀態(tài)。

　　開(kāi)發(fā)軟件選用功能強大的Altera公司的最新可編程邏輯器件開(kāi)發(fā)工具Quartus II 8.0，實(shí)現芯片選用Altera公司FLEX10K系列的EPF10K10LC84-4；首先在計算機上完成程序設計、編譯及時(shí)序仿真，然后將經(jīng)過(guò)驗證的設計文件下載到選擇的可編程邏輯器件中，并在電子設計自動(dòng)化實(shí)驗系統中進(jìn)行硬件模擬和測試。

　　狀態(tài)機VHDL程序設計

　　有限狀態(tài)機FSM（Finite State Machine）及其設計技術(shù)是實(shí)用數字系統設計中實(shí)現高效率、高可靠邏輯控制的重要途徑。傳統的狀態(tài)機設計方法需進(jìn)行繁瑣的狀態(tài)分配、繪制狀態(tài)表、簡(jiǎn)化次態(tài)方程等，而利用VHDL可以避免這些煩瑣的過(guò)程，直接利用狀態(tài)轉換圖進(jìn)行狀態(tài)機的描述。此外，與VHDL的其他描述方式相比，狀態(tài)機的VHDL表述豐富多樣，程序層次分明，結構清晰，易讀易懂；在排錯、修改和模塊移植方面也有其獨到的特點(diǎn)。

　　狀態(tài)機有摩爾（Moore）型和米立（Mealy）型兩種。Moore型狀態(tài)機的輸出信號只與當前狀態(tài)有關(guān)；Mealy型狀態(tài)機的輸出信號不僅與當前狀態(tài)有關(guān)，還與輸入信號有關(guān)。結合本文設計，由于輸出僅與狀態(tài)有關(guān)，選用了Moore型狀態(tài)機設計自動(dòng)售貨機控制模塊，狀態(tài)轉換圖如圖1所示。

圖1 自動(dòng)售貨機狀態(tài)轉換圖

　　1）狀態(tài)定義：S0表示初態(tài)，S1表示投入5角硬幣，S2表示投入1元硬幣，S3表示投入1元5角硬幣，S4表示投入2元硬幣。

　　2）輸入信號：取投幣信號為輸入邏輯變量，用兩位的矢量state_inputs表示。state_inputs（0）表示投入1元硬幣，state_inputs（1）表示投入5角硬幣。輸入信號為1表示投入硬幣，輸入信號為0表示未投入硬幣。

　　3）輸出信號：給出礦泉水和找零為兩個(gè)輸出變量，用兩位的矢量comb_outputs表示。comb_outputs（0）表示輸出貨物，comb_outputs（1）表示找5角零錢(qián)。輸出信號為1表示輸出貨物或找零，輸出信號為0表示不輸出貨物或不找零。

根據圖1所示的狀態(tài)轉換圖，用VHDL中的CASE_WHEN結構和IF_THEN_ELSE語(yǔ)句實(shí)現控制功能，源程序如下：

　　LIBRARY IEEE; --庫和程序包的使用說(shuō)明

　　USE IEEE.STD_LOGIC_1164.ALL;

　　ENTITY sellmachine IS --實(shí)體定義

　　PORT（clk，reset： IN std_logic;

　　state_inputs:IN std_logic_vector（0 TO 1）;

　　comb_outputs:OUT std_logic_vector（0 TO 1））;

　　END sellmachine;

　　ARCHITECTURE state OF sellmachine IS --結構體

　　TYPE fsm_st IS （S0，S1，S2，S3，S4）; --狀態(tài)枚舉類(lèi)型定義

　　SIGNAL current_state，next_state:fsm_st; --狀態(tài)信號的定義

　　BEGIN

　　reg:PROCESS（reset，clk） --時(shí)序進(jìn)程

　　BEGIN

　　IF reset=‘1’ THEN current_state《=S0; --異步復位

　　ELSIF rising_edge（clk） THEN

　　current_state《=next_state; --狀態(tài)轉換

　　END IF;

　　END PROCESS;

　　corn:PROCESS（current_state，state_inputs） --組合進(jìn)程

　　BEGIN

　　CASE current_state IS

　　WHEN S0=》comb_outputs《=“00”; --現態(tài)S0

　　IF state_inputs《=“00” THEN next_state《=S0; --輸入不同，次態(tài)不同

　　ELSIF state_inputs《=“01” THEN next_state《=S1;

　　ELSIF state_inputs《=“10” THEN next_state《=S2;

　　END IF;

　　WHEN S1=》comb_outputs《=“00”; --現態(tài)S1

　　IF state_inputs《=“00” THEN next_state《=S1; --輸入不同，次態(tài)不同

　　ELSIF state_inputs《=“01” THEN next_state《=S2;

　　ELSIF state_inputs《=“10” THEN next_state《=S3;

　　END IF;

　　WHEN S2=》comb_outputs《=“00”; --現態(tài)S2

　　IF state_inputs《=“00” THEN next_state《=S2; --輸入不同，次態(tài)不同

　　ELSIF state_inputs《=“01” THEN next_state《=S3;

　　ELSIF state_inputs《=“10” THEN next_state《=S4;

　　END IF;

　　WHEN S3=》comb_outputs《=“10”; --現態(tài)S3

　　IF state_inputs《=“00” THEN next_state《=S0; --輸入不同，次態(tài)不同

　　ELSIF state_inputs《=“01” THEN next_state《=S1;

　　ELSIF state_inputs《=“10” THEN next_state《=S2;

　　END IF;

　　WHEN S4=》comb_outputs《=“11”; --現態(tài)S4

　　IF state_inputs《=“00” THEN next_state《=S0; --輸入不同，次態(tài)不同

　　ELSIF state_inputs《=“01” THEN next_state《=S1;

　　ELSIF state_inputs《=“10” THEN next_state《=S2;

　　END IF;

　　END CASE;

　　END PROCESS;

　　END state;

　　編譯、仿真及FPGA實(shí)現

　　在A(yíng)ltera公司的可編程邏輯器件集成開(kāi)發(fā)平臺Quartus II 8.0下完成程序的編輯、編譯并進(jìn)行時(shí)序仿真。

　　1）編譯：編譯是EDA設計中的核心環(huán)節。軟件將對設計輸入文件進(jìn)行邏輯化簡(jiǎn)、綜合和優(yōu)化， 適當地用一片或多片器件進(jìn)行適配，最后產(chǎn)生編程用的編程文件。主要包括設計編譯和檢查、邏輯優(yōu)化和綜合、適配和分割、布局和布線(xiàn)、生成編程數據文件等過(guò)程。自動(dòng)售貨機控制模塊VHDL文件編譯報告如圖2所示。

圖2 編譯報告

　　報告中給出了進(jìn)行編譯的時(shí)間、采用的開(kāi)發(fā)軟件的版本、頂層設計實(shí)體名、選用器件的系列和型號、時(shí)序分析情況、占用資源情況及引腳使用情況等信息。

　　2）時(shí)序仿真：編譯后對系統和各模塊進(jìn)行時(shí)序仿真，分析其時(shí)序關(guān)系，估計設計的性能及檢查和消除競爭冒險是非常有必要的。仿真前，先利用波形編輯器建立波形文件，仿真結果將會(huì )生成報告文件和輸出信號波形，從中便可以觀(guān)察到各個(gè)節點(diǎn)的信號變化。若發(fā)現錯誤，則返回設計輸入中修改設計邏輯。自動(dòng)售貨機控制模塊仿真波形如圖3所示。

圖3 時(shí)序仿真波形

　　3） FPGA實(shí)現：將編譯階段生成的編程數據文件通過(guò)Quartus II 下載到芯片EPF10K10LC84-4中，并在電子設計自動(dòng)化實(shí)驗系統中進(jìn)行測試得到了正確的結果。